用来藉低速测试器以恢复写入之可变自动计时架构

摘要

本发明的目的在提供一种使用低速测试器来测试DRAM单元的新方法，用来在使用一低速测试器以进行DRAM元件测试时，提供一种可调式自动计时架构以恢复写入。自动计时控制之CSL与WL脉波系在不同的运作条件下以此方式仿效DRAM的运作。本发明之可调式自动计时架构可依DRAM单元现场之需要用来遮蔽恢复写入(twr)，而一低速测试器可用来发挥遮蔽之功能。五、(一)、本案代表图为：第__5__图(二)、本案代表图之元件代表符号简单说明：41 CSL讯号 43 WL讯号 45 时脉讯号 46 记忆体晶片 47 控制讯号 48 脉波宽度产生器 49 位置讯号50 脉波开启延迟产生器 51 输入/输出讯号 52 脉波宽度产生器 54 讯号 56讯号

主权项

1.一种使用一低速测试器以进行高速记忆体测试之方法,包括以下步骤:形成一测试电路于一晶圆中之一记忆体晶片上,该测试电路藉由修改记忆体晶片上之一同步脉波以执行一脉波宽度产生器功能(pulse-width generatorfunction)来产生一具控制时序导通循环(controlled time-on period)的列选择讯号;形成一脉波关闭产生器于该晶圆中之一记忆体晶片上,该脉波关闭产生器修改一具控制关闭延迟之写入线讯号;藉由从该测试器到该测试电路连接一时脉讯号与一同步讯号以启动该测试电路;从该测试器到该记忆体晶片中该测试电路之该脉波关闭产生器连接一列选择讯号,形成一具控制时序导通循环的列选择讯号;从该测试器连接一写入线到一记忆体晶片上该脉波关闭产生器,形成一具控制关闭延迟的修改写入线讯号;将具控制时序导通循环之该列选择讯号与具控制关闭延迟之该修改写入线讯号结合,以建立一记忆体晶片之恢复写入循环;及测试该记忆体晶片到该恢复写入循环。2.如申请专利范围第1项之使用一低速测试器以进行高速记忆体测试之方法,其中该测试方法系在晶圆探针测试期间进行。3.如申请专利范围第1项之使用一低速测试器以进行高速记忆体测试之方法,其中该测试方法系在一已封装之记忆晶片藉使用一低速测试器之测试期间所进行。4.如申请专利范围第1项之使用一低速测试器以进行高速记忆体测试之方法,其中该恢复写入周期系少于该测试器之时脉周期。5.如申请专利范围第1项之使用一低速测试器以进行高速记忆体测试之方法,该脉波宽度产生器包括以下功能:从该测试器接收一时脉脉波;从该记忆体晶片接收一同步脉波;将该记忆体晶片上之同步脉波从输入端传送至该脉波宽度产生器之输出端;及延迟该同步脉冲之后沿(trailing edge)。6.如申请专利范围第5项之使用一低速测试器以进行高速记忆体测试之方法,其中该「延迟该同步脉冲之后沿」之功能系在一时序电路(timer circuit)中达成,其可快速地通过一前沿并延迟该后沿。7.如申请专利范围第5页之使用一低速测试器以进行高速记忆体测试之方法,其中该「延迟该同步脉冲之后沿」之功能系在一时序电路之一RC延迟网路中达成,且该延迟系藉由选择一不同容量之电容器来加以调整。8.如申请专利范围第1项之使用一低速测试器以进行高速记忆体测试之方法,其中该脉波关闭产生器包括:接收一行(row)启动指令;在接收到行启动指令后建立一行启动旗标(flag);初始化一列循环(initiating a column cycle);在列循环操作当中写入若干个"n" WRPLS脉波;将该"n" WRPLS脉波当作一个输入而施加到一TWR参考元件;藉由该TWR参考元件来产生"n"个TWR_PRO脉波;将该"n"个TWR_PRO脉波施加到该TWR参考元件之一部分之一电容器,该"n" TWR_PRO脉波之下降波沿向电容器充电,该"n" TWR_PRO脉波之后沿将电容器放电,一该"n"个TWR_PRO脉波最后下降波沿施加到电容器并对其充电;内部产生一预先充电指令;及在该"n"个TWR_PRO之最后脉波已下降后,立刻结束一位元线的预先充电。9.如申请专利范围第8项之使用一低速测试器以进行高速记忆体测试之方法,其中每一该"n"个TWR_PRO脉波具有一可调整的脉波宽度,以便达成遮蔽TWR规格中规定之失效位元。10.一种使用一低速测试器以进行高速记忆体测试之测试电路,包括:形成一测试电路于一晶圆中之一记忆体晶片上,该测试电路藉由修改记忆体晶片上之一同步脉波以执行一脉波宽度产生器功能(pulse-width generatorfunction)来产生一具控制时序导通循环(controlled time-on period)的列选择讯号;形成一脉波关闭产生器于该晶圆中之一记忆体晶片上,该脉波关闭产生器修改一具控制关闭延迟之写入线讯号;藉由从该测试器到该测试电路连接一时脉讯号与一同步讯号以启动该测试电路;从该测试器到该记忆体晶片中该测试电路之该脉波关闭产生器连接一列选择讯号,形成一具控制时序导通循环的列选择讯号;从该测试器连接一写入线到一记忆体晶片上该脉波关闭产生器,形成一具控制关闭延迟的修改写入线讯号;将具控制时序导通循环之该列选择讯号与具控制关闭延迟之该修改写入线讯号结合,以建立一记忆体晶片之恢复写入循环;及测试该记忆体晶片到该恢复写入循环。11.如申请专利范围10项之使用一低速测试器以进行高速记忆体测试之测试电路,该以探针探测该晶圆系藉由将该记忆体晶片连接至一记忆体模组(memory module)所取代,以测试一已封装之记忆体晶片12.如申请专利范围10项之使用一低速测试器以进行高速记忆体测试之测试电路,该恢复写入循环系少于该测试器时脉循环13.如申请专利范围10项之使用一低速测试器以进行高速记忆体测试之测试电路,该脉波宽度产生器包括:从该测试器接收一时脉脉波之手段;从该记忆体晶片接收一同步脉波之手段;将该记忆体晶片上之同步脉波从输入端传送至该脉波宽度产生器之输出端之手段;及延迟该同步脉冲后沿之手段。14.如申请专利范围13项之使用一低速测试器以进行高速记忆体测试之测试电路,其中该「延迟该同步脉冲之后沿」之手段为一时序电路(timer circuit),其可快速地通过一前沿并延迟该后沿。15.如申请专利范围13项之使用一低速测试器以进行高速记忆体测试之测试电路,其中该「延迟该同步脉冲之后沿」之手段系在一时序电路之一RC延迟网路中达成,且该延迟系藉由选择一不同容量之电容器来加以调整。16.如申请专利范围10项之使用一低速测试器以进行高速记忆体测试之测试电路,该脉波关闭产生器包含:用来接收一行(row)启动指令之手段;用来在接收到行启动指令后建立一行启动旗标(flag)之手段;用来初始化一列循环(initiating a column cycle)之手段;用来在列循环操作当中写入若干个"n" WRPLS脉波之手段;用来将该"n" WRPLS脉波当作一个输入而施加到一TWR参考元件之手段;用来藉由该TWR参考元件来产生"n"个TWR_PRO脉波之手段;用来将该"n"个TWR_PRO脉波施加到该TWR参考元件之一部分之一电容器,该"n" TWR_PRO脉波之下降波沿向电容器充电,该"n" TWR_PRO脉波之后沿将电容器放电,一该"n"个TWR_PRO脉波最后下降波沿施加到电容器并对其充电之手段;用来内部产生一预先充电指令之手段;及用来在该"n"个TWR_PRO之最后脉波已下降后,立刻结束一位元线的预先充电之手段17.如申请专利范围16项之使用一低速测试器执行高速记忆体测试的测试电路,其中每一该"n"个TWR_PRO脉波具有一可调整的脉波宽度,以便达成遮蔽TWR规格中规定之失效位元。18.如申请专利范围16项之使用一低速测试器执行高速记忆体测试的测试电路,该"n"个TWR_PRO脉波的脉波宽度变化系由该时序参考元件的处理程序变化与写入资料进入相互的追踪影响之全部电容器的所需之时间所造成。图式简单说明:第1图 为习知具有一单元DRAM位元线之感测放大器。第2a~2f图 为习知之一DRAM位元线感测放大器之操作讯号概括示意图。第3图 为本发明所关注的脉波综合示意图。第4a图与第4b图 为本发明所影响之自动计时控制之WL与CSL脉波示意图。第5图 为实施执行本发明记忆体晶片与测试器介面的自动计时WL与CSL脉波之概观示意图。第6a图与第6b图 为本发明实施执行之操作流程图。