| 主权项 |
1.一种半导体装置,系具有在基准电压与第1电源电压之间进行动作作为电源之第1电路群、及在基准电压与具有高于前述第1电源电压之电压位阶之第2电源电压之间进行动作作为电源之第2电路群者,其特征在于包含有:一第1导电型之电压控制型高压侧元件,系在前述第2电路群之输入段中进行前述第2电源电压之输出控制者;及一位阶转换电路,系由前述第1电路群往前述第2电路群之介面,且在前述第1电源电压与前述第2电源电压之间进行动作作为电源,并导通控制前述电压控制型高压侧元件者;而该位阶转换电路具有:一第1导电型之电压控制型第1元件,系设置于前述电压控制型高压侧元件与前述第1电压电源之间,并在导通前述电压控制型高压侧元件时,供给前述第1电源电压者;及一第1导电型之电压控制型第2元件,系设置于前述电压控制型高压侧元件与前述第2电压电源之间,并在使前述电压控制型高压侧元件为非导通时,供给前述第2电源电压者。2.如申请专利范围第1项之半导体装置,其中该位阶转换电路系在前述电压控制型第1元件中与前述第1电路群连接。3.如申请专利范围第1或2项之半导体装置,其中该位阶转换电路更包含有:一第1导电型之电压控制型第3元件,系设置于前述电压控制型第2元件与前述第1电源电压之间,并当导通前述电压控制型第2元件时,供给前述第1电源电压者;及一第1导电型之电压控制型第4元件,系设置于前述电压控制型第2元件与前述第2电源电压之间,并在使前述电压控制型第2元件为非导通时,供给前述第2电源电压者。4.如申请专利范围第3项之半导体装置,其中该电压控制型第4元件系因应由前述电压控制型第1元件供给前述第1电源电压而导通,并因应由前述电压控制型第2元件供给第2电源电压而非导通者。5.如申请专利范围第3项之半导体装置,其中该位阶转换电路系在前述电压控制型第3元件中与前述第1电路群连接者。6.一种半导体装置,系具有在基准电压与第1电源电压之间进行动作作为电源之第1电路群、及在基准电压与具有高于前述第1电源电压的电压位阶之第2电源电压之间进行动作作为电源之第2电路群者,其特征在于包含有:一输出PMOS电晶体,系设置于前述第2电路群之输入段,且藉往闸极端子供给前述第1电源电压而导通,并进行前述第2电源电压之输出者;及一位阶转换电路,系由前述第1电路群往前述第2电路群之介面,且在前述第1电源电压与前述第2电源电压之间进行动作作为电源,并导通控制前述输出PMOS电晶体者;其中该位阶转换电路具有:一第1PMOS电晶体,系配置于由前述第1电源电压至前述输出PMOS电晶体之闸极端子之路径内,并藉往闸极端子供给来自前述第1电路群之第1信号而导通控制者;一第2PMOS电晶体,系配置于由前述第2电源电压至前述输出PMOS电晶体之闸极端子之路径内,并藉往闸极端子供给前述第1电源电压之第1信号而导通者;一第3PMOS电晶体,系配置于由前述第1电源电压至前述第2PMOS电晶体之闸极端子之路径内,并藉往闸极端子供给来自前述第1电路群之第2信号而导通控制者;及一第4PMOS电晶体,系配置于由前述第2电源电压至前述第2PMOS电晶体之闸极端子之路径内,并藉透过前述第1或第2PMOS电晶体往闸极端子供给前述第1电源电压或第2电源电压而成为导通或非导通者;而前述第1及第3PMOS电晶体任一者之一端系可导通地控制。7.如申请专利范围第6项之半导体装置,其中该第1信号与前述第2信号系相互反相之逻辑信号。8.如申请专利范围第6项之半导体装置,包含有:一第1NMOS电晶体,系在由前述第1PMOS电晶体至前述第2PMOS电晶体之路径中,配置于至前述输出PMOS电晶体之闸极端子或往该闸极端子之分歧点为止之路径内者;及一第2NMOS电晶体,系在由前述第3PMOS电晶体至前述第4PMOS电晶体之路径中,配置于至前述第2PMOS电晶体之闸极端子或往该闸极端子之分歧点为止之路径内者;且前述第1或第2NMOS电晶体系对该闸极端子经常地施加预定偏电压,并于前述第1或第3PMOS电晶体导通,藉前述第1或第2信号导通,而且,当前述第1或第3PMOS电晶体接收非导通之控制时,藉前述第1或第2信号使前述第1或第2NMOS电晶体之汲极端子之电压进行降压再供给至前述第1或第3PMOS电晶体。9.如申请专利范围第8项之半导体装置,其中该第1及第2NMOS电晶体之闸极端子系连接于预定偏电压源。10.如申请专利范围第9项之半导体装置,更具有一电压降压部,系设置于由前述预定偏电压源至前述第1及第2NMOS电晶体之闸极端子之路径内。11.如申请专利范围第10项之半导体装置,前述电压降压部系二极体元件或二极体所连接形成之电晶体,或者前述二极体元件与电晶体之多段连接或组合连接者。12.如申请专利范围第9~11项中任一项之半导体装置,其中该预定偏电压源系由前述第2电源电压或外部供给之电压源。13.如申请专利范围第6项之半导体装置,其中该第1及第3PMOS电晶体系具有较前述输出PMOS电晶体、前述第2PMOS电晶体、及前述第4PMOS电晶体还高之阈値电压。14.如申请专利范围第6项之半导体装置,更具有一闸极电压控制部,其系设置于前述第1及第3PMOS电晶体之各个闸极端子,且当施加于前述第1或第3PMOS电晶体之汲极端子之前述第2电源电压大于前述第1电源电压加上第1预定电压之电压时,则将前述闸极端子之电压设定于前述第2电源电压,并当施加于前述第1或第3PMOS电晶体之汲极端子之前述第2电源电压小于前述第1电源电压加上第1预定电压之电压时,则将前述闸极端子之电压设定于前述第1电源电压。15.如申请专利范围第14项之半导体装置,其中前述第1电源电压加上第1预定电压之电压,系前述第1或第3PMOS电晶体由汲极端子侧开始导通至前述第1电源电压侧时之电压。16.如申请专利范围第14项之半导体装置,其中前述第1预定电压系当前述第1或第3PMOS电晶体由汲极端子侧开始导通至前述第1电源电压侧时,相当于前述第1或第3PMOS电晶体之阈値电压者。17.如申请专利范围第14项之半导体装置,其中该闸极电压控制部系设置于前述第1电路群与前述第1或第3PMOS电晶体之闸极端子之间,并具有一第1闸极电压控制部,系在将前述第1或第3PMOS电晶体之闸极端子设定于前述第2电源电压时,可阻止前述第2电源电压由前述第1或第3PMOS电晶体之闸极端子朝前述第1电路群施加,并在将前述第1或第3PMOS电晶体之闸极端子设定于前述第1电源电压时,可导通前述第1电路群与前述第1或第3PMOS电晶体之闸极端子。18.如申请专利范围第17项之半导体装置,其中该第1闸极电压控制部具有一第5PMOS电晶体,该第5PMOS电晶体系汲极端子及源极端子分别连接于前述第1电路群及前述第1或第3PMOS电晶体之闸极端子侧者。19.如申请专利范围第17项之半导体装置,其中该第1闸极电压控制部具有一第3NMOS电晶体,该第3NMOS电晶体系汲极端子及源极端子分别连接于前述第1电路群侧及前述第1或第3PMOS电晶体之闸极端子侧,且闸极端子连接于前述第1电源电压者。20.如申请专利范围第18项之半导体装置,其中该闸极电压控制部具有一第2电压控制部,系当前述第1或第3PMOS电晶体之闸极端子设定于前述第2电源电压时,则将前述第5PMOS电晶体之闸极端子设定于前述第2电源电压电压,并在前述第1或第3PMOS电晶体之闸极端子设定于前述第1电源电压时,将前述第5PMOS电晶体之闸极端子设定于低于开始导通前述第5PMOS电晶体之电压之电压。21.如申请专利范围第20项之半导体装置,其中前述所谓开始导通之电压系由前述第1电源电压减去相当于前述第5PMOS电晶体之阈値电压之电压。22.如申请专利范围第20项之半导体装置,其中该第2闸极电压控制部具有一第6PMOS电晶体,该第6PMOS电晶体系源极端子及汲极端子分别连接于前述第1或第3PMOS电晶体之汲极端子侧及前述第5PMOS电晶体之闸极端子侧,且闸极端子连接于前述第1电源电压者。23.如申请专利范围第22项之半导体装置,其中该第2闸极电压控制部具有一第4PMOS电晶体,系汲极端子及源极端子分别连接于前述第1或第3PMOS电晶体之汲极端子侧及前述第5PMOS电晶体之闸极端子侧,且闸极端子系藉前述第1或第2信号与其同相信号来控制者。24.如申请专利范围第23项之半导体装置,其中该第4NMOS电晶体之闸极端子中,施加有前述第1电源电压或由前述第1电源电压降压之电压。25.如申请专利范围第24项之半导体装置,更具有一电压降压部,系将前述第1或第2信号或其同相信号之电压位阶降压,并输出作为前述业经降压之电压者。26.如申请专利范围第20项之半导体装置,其中该第2闸极电压控制部具有一第5NMOS电晶体,该第5NMOS电晶体系汲极端子及源极端子分别连接于前述第5PMOS电晶体之闸极端子侧及基准电压,而闸极端子藉前述第1或第2信号之反相信号而控制者。27.如申请专利范围第6、18或22项之半导体装置,更具有一N井电位控制部,系当前述第2电源电压大于前述第1电源电压加上第2预定电压之电压时,则将前述第2电源电压施加于汲极端子时之前述第1、第3、第5及第6PMOS电晶体之N井之电位设定于前述第2电源电压,并在前述第2电源电压小于前述第1电源电压加上第2预定电压之电压时,则设定于前述第1电源电压者。28.如申请专利范围第27项之半导体装置,其中该N井电位控制部系具有:一第8PMOS电晶体,系源极端子连接于前述第1电源电压,而汲极端子及后闸极端子连接于前述N井者;一第9PMOS电晶体,系源极端子系连接于前述第1或第3PMOS电晶体之汲极端子,而汲极端子及后闸极端子连接于前述N井,且闸极端子连接于前述第1电源电压者;及一PMOS电晶体控制部,系连接于前述第8PMOS电晶体之闸极端子,并导通控制前述第8PMOS电晶体者。29.如申请专利范围第28项之半导体装置,其中前述第1电源电压加上第2预定电压之电压系前述第9PMOS电晶体开始导通时之电压。30.如申请专利范围第28项之半导体装置,前述第2预定电压系相当于前述第9PMOS电晶体之阈値电压之电压。31.如申请专利范围第28项之半导体装置,其中该PMOS电晶体控制部具有:一第6NMOS电晶体,系源极端子连接于前述第8PMOS电晶体之闸极端子,而汲极端子连接于前述第1或第3PMOS电晶体之汲极端子,并于闸极端子施加前述第1电源电压或较前述第1电源电压更低之预定电压;及一第10PMOS电晶体,系源极端子连接于前述第1或第3PMOS电晶体之汲极端子,汲极端子连接于前述第8PMOS电晶体之闸极端子,闸极端子连接于前述第1电源电压,后闸极端子则连接于前述N井者。32.如申请专利范围第31项之半导体装置,其中该PMOS电晶体控制部更具有一第1电压降压部,该第1电压降压部系连接于前述第6NMOS电晶体之源极端子,并使来自该源极端子之电压信号降压,再输入前述第8PMOS电晶体之闸极端子者。33.如申请专利范围第6、18或22项之半导体装置,更具有一N井电位控制部,该N井电位控制部系将前述第2电源电压施加于汲极端子时之前述第1、第3、第5及第6PMOS电晶体之N井之电位设定于前述第2电源电压者。34.如申请专利范围第33项之半导体装置,前述N井电位控制部具有:一第8PMOS电晶体,其源极端子系连接于前述第1电源电压,汲极端子及后闸极端子连接于前述N井,且,闸极端子连接于前述第1或第3PMOS电晶体之汲极端子;一第9PMOS电晶体,系源极端子连接于前述第1或第3PMOS电晶体之汲极端子,且汲极端子及后闸极端子连接于前述N井者;及一PMOS电晶体控制部,系连接于前述第9PMOS电晶体之闸极端子,并用以导通控制前述第9PMOS电晶体者。35.如申请专利范围第34项之半导体装置,其中该PMOS电晶体控制部具有:一第6NMOS电晶体,系源极端子连接于前述第9PMOS电晶体之闸极端子,汲极端子连接于前述第1电源电压,并于闸极端子施加施加于前述第1或第3PMOS电晶体之汲极端子之电压或低于该电压之预定电压者;及一第10NMOS电晶体,系源极端子连接于前述第1电源电压,汲极端子连接于前述第9PMOS电晶体之闸极端子,闸极端子连接于前述第1或第3PMOS电晶体之汲极端子,而后闸极端子则连接于前述N井者。36.如申请专利范围第35项之半导体装置,其中该PMOS电晶体控制部更具有一第1电压降压部,系连接于前述第6NMOS电晶体之源极端子,并使来自该源极端子之电压信号降压再输入于前第9PMOS电晶体之闸极端子者。37.如申请专利范围第31项之半导体装置,其中前述预定电压系利用多数电源系统中之1个电源系统。38.如申请专利范围第31项之半导体装置,更具有一第2电压降压部,该第2电压降压部系配置于前述第6NMOS电晶体之闸极端子与前述第一电源电压或前述第1或第3PMOS电晶体之汲极端子之间,并使施加于前述第1电源电压或前述第1或第3PMOS电晶体之汲极端子之电压位阶降压后,输入前述预定电压者。图式简单说明:第1图系显示本发明之实施形态之电路图。第2图系显示用以防止构成位阶转换电路之PMOS电晶体错误导通之第1方法之电路图。第3图系显示用以防止构成位阶转换电路之PMOS电晶体错误导通之第2方法之电路图。第4图系显示用以防止构成位阶转换电路之PMOS电晶体错误导通之第3方法之电路图。第5图系显示第4图之第3方法的具体例者。第6图系显示用以防止构成位阶转换电路之PMOS电晶体错误导通之第4方法之电路图。第7图系显示第4方法中,PMOS电晶体PM5之闸极端子电压之特性者。第8图系显示第4方法中,PMOS电晶体PM1之闸极端子电压之特性者。第9图系显示第4方法中之N井电位控制部之第1具体例之电路图。第10图系显示第4方法中之N井电位控制部之第2具体例之电路图。第11图系显示第1及第2具体例之N井电位控制部之井电位之切换者。第12图系显示第4方法中之N井电位控制部之第3具体例之电路图。第13图系显示第3具体例之N井电位控制部之井电位之切换者。第14图系显示实施形态之位阶转换电路中,用以驱动NMOS电晶体NM51之低压侧之位阶转换部之电路图。第15图系显示习知技术之位阶转换电路之电路图。 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