| 主权项 |
1.一种用于基材上的分离闸快闪记忆体晶胞之复 合间隙壁,该复合间隙壁至少包含: 设有一第一沉积分布之一第一间隙壁绝缘层,该第 一沉积分布为该基材上该分离闸快闪记忆体晶胞 上之位置函数;以及 一第二间隙壁绝缘层,覆盖于该第一间隙壁绝缘层 且设有一第二沉积分布,其中该第二沉积分布与该 第一间隙壁绝缘层的该第一沉积分布相反,且该第 二沉积分布为该基材上该分离闸快闪记忆体晶胞 上之位置函数。 2.如申请专利范围第1项所述之基材上分离闸快闪 记忆体晶胞之复合间隙壁,其中该复合间隙壁设有 邻接于该分离闸快闪记忆体晶胞的浮动闸极之复 合浮动闸间隙壁。 3.如申请专利范围第1项所述之基材上分离闸快闪 记忆体晶胞之复合间隙壁,其中该第一间隙壁绝缘 层在邻接于该基材中心区域形成较厚的复合结构 且在朝向该基材边缘形成较薄的复合结构,该第二 间隙壁绝缘层在邻接于该基材中心区域形成较薄 的复合结构且在朝向该基材边缘形成较厚的复合 结构。 4.如申请专利范围第1项所述之基材上分离闸快闪 记忆体晶胞之复合间隙壁,其中该分离闸快闪记忆 体晶胞位于邻接该基材的中心,该第一间隙壁绝缘 层具有一较厚的复合结构且该第二间隙壁绝缘层 具有一较薄的复合结构。 5.如申请专利范围第1项所述之基材上分离闸快闪 记忆体晶胞之复合间隙壁,其中该第一间隙壁绝缘 层为LPTEOS层,且该第二间隙壁绝缘层为PETEOS层。 6.一种基材上分离闸快闪记忆体晶胞之复合间隙 壁的制造方法,该制造方法至少包含下列步骤: 形成设有一第一沉积分布之一第一间隙壁绝缘层, 该第一沉积分布以该基材上的该分离闸快闪记忆 体晶胞上之位置函数作变动;以及 形成一第二间隙壁绝缘层,覆盖于该第一间隙壁绝 缘层且设有一第二沉积分布,其中该第二沉积分布 与该第一间隙壁绝缘层的该第一沉积分布相反,且 该第二沉积分布以该基材上的该分离闸快闪记忆 体晶胞上之位置函数作变动。 7.如申请专利范围第6项所述之基材上分离闸快闪 记忆体晶胞之复合间隙壁的制造方法,其中以该复 合间隙壁形成邻接于该分离闸快闪记忆体晶胞的 浮动闸极之复合浮动闸间隙壁。 8.如申请专利范围第6项所述之基材上分离闸快闪 记忆体晶胞之复合间隙壁的制造方法,其中该第一 间隙壁绝缘层在邻接于该基材中心区域形成较厚 的复合结构且在朝向该基材边缘形成较薄的复合 结构,该第二间隙壁绝缘层在邻接于该基材中心区 域形成较薄的复合结构且在朝向该基材边缘形成 较厚的复合结构。 9.如申请专利范围第6项所述之基材上分离闸快闪 记忆体晶胞之复合间隙壁的制造方法,其中该分离 闸快闪记忆体晶胞位于邻接该基材的中心,该第一 间隙壁绝缘层形成较厚的复合结构且该第二间隙 壁绝缘层形成较薄的复合结构。 10.如申请专利范围第6项所述之基材上分离闸快闪 记忆体晶胞之复合间隙壁的制造方法,其中以LPTEOS 层形成该第一间隙壁绝缘层,且以PETEOS层形成该第 二间隙壁绝缘层。 11.一种分离闸快闪记忆体晶胞,至少包含: 一基材; 一覆盖于该基材之基材绝缘层; 一覆盖于该基材绝缘层之浮动闸极; 一覆盖于该浮动闸极之浮动闸绝缘层;以及 一复合浮动闸间隙壁,包括: 设有一第一沉积分布之一第一间隙壁绝缘层,该第 一沉积分布以该基材上的该分离闸快闪记忆体晶 胞上之位置函数作变动;及 一第二间隙壁绝缘层,覆盖于该第一间隙壁绝缘层 且设有一第二沉积分布,该第二沉积分布与该第一 间隙壁绝缘层的该第一沉积分布相反,且该第二沉 积分布以该基材上的该分离闸快闪记忆体晶胞上 之位置函数作变动。 12.如申请专利范围第11项所述之分离闸快闪记忆 体晶胞,更包含: 一耦合间隙壁,延伸于该浮动闸极与该基材绝缘层 之间,且该基材绝缘层邻接于该分离闸快闪记忆体 晶胞之源极;以及 一覆盖于该耦合间隙壁之复合接触间隙壁。 13.如申请专利范围第12项所述之分离闸快闪记忆 体晶胞,更包含: 一共用源极线路,邻接于该复合浮动闸间隙壁及该 复合接触间隙壁,且覆盖于该源极上; 一穿隧绝缘层,邻接位于该复合浮动闸间隙壁与该 共用源极线路的相异侧; 一控制闸极,邻接于该穿隧绝缘层;以及 一汲极,位于该控制闸极周围且于该基材中形成凹 型区域。 14.如申请专利范围第11项所述之分离闸快闪记忆 体晶胞,其中该第一间隙壁绝缘层在邻接于该基材 中心区域形成较厚的复合结构且在朝向该基材边 缘形成较薄的复合结构,该第二间隙壁绝缘层在邻 接于该基材中心区域形成较薄的复合结构且在朝 向该基材边缘形成较厚的复合结构。 15.如申请专利范围第11项所述之分离闸快闪记忆 体晶胞,其中该第一间隙壁绝缘层为LPTEOS层且该第 二间隙壁绝缘层为PETEOS层。 16.一种分离闸快闪记忆体晶胞的制造方法,至少包 含下列步骤: 形成一基材; 形成一覆盖于该基材之基材绝缘层; 形成一覆盖于该基材绝缘层之浮动闸极; 形成一覆盖于该浮动闸极之浮动闸绝缘层;以及 形成一复合浮动闸间隙壁,包括下列步骤: 沉积设有一第一沉积分布之一第一间隙壁绝缘层, 该第一沉积分布以该基材上的该分离闸快闪记忆 体晶胞上之位置函数作变动;及 沉积一第二间隙壁绝缘层,覆盖于该第一间隙壁绝 缘层且设有一第二沉积分布,该第二沉积分布与该 第一间隙壁绝缘层的该第一沉积分布相反,且该第 二沉积分布以该基材上的该分离闸快闪记忆体晶 胞上之位置函数作变动。 17.如申请专利范围第16项所述之分离闸快闪记忆 体晶胞的制造方法,更包含下列步骤: 形成一耦合间隙壁,延伸于该浮动闸极与该基材绝 缘层之间,且该基材绝缘层邻接于该分离闸快闪记 忆体晶胞之源极;以及 形成一覆盖于该耦合间隙壁之复合接触间隙壁。 18.如申请专利范围第17项所述之分离闸快闪记忆 体晶胞的制造方法,更包含下列步骤: 形成一共用源极线路,邻接于该复合浮动闸间隙壁 及该复合接触间隙壁,且覆盖于该源极上; 形成一穿隧绝缘层,邻接位于该复合浮动闸间隙壁 与该共用源极线路的相异侧; 形成一控制闸极,邻接于该穿隧绝缘层;以及 形成一汲极,位于该控制闸极周围且于该基材中形 成凹型区域。 19.如申请专利范围第16项所述之分离闸快闪记忆 体晶胞的制造方法,其中该第一间隙壁绝缘层在邻 接于该基材中心区域形成较厚的复合结构且在朝 向该基材边缘形成较薄的复合结构,该第二间隙壁 绝缘层在邻接于该基材中心区域形成较薄的复合 结构且在朝向该基材边缘形成较厚的复合结构。 20.如申请专利范围第16项所述之分离闸快闪记忆 体晶胞的制造方法,其中以LPTEOS层形成该第一间隙 壁绝缘层,且以PETEOS层形成该第二间隙壁绝缘层。 21.一种用于基材上的分离闸快闪记忆体晶胞之复 合间隙壁,该复合间隙壁至少包含: 一第一间隙壁绝缘层,具有均匀的沉积分布表面; 以及 一覆盖于该第一间隙壁绝缘层之第二间隙壁绝缘 层,具有变动的沉积分布表面,且该第二间隙壁绝 缘层在该分离闸快闪记忆体晶胞的选定区域具有 较薄的复合结构。 22.如申请专利范围第21项所述之基材上分离闸快 闪记忆体晶胞之复合间隙壁,其中该复合间隙壁设 有邻接于该分离闸快闪记忆体晶胞的复合浮动间 隙壁之复合接触间隙壁。 23.如申请专利范围第21项所述之基材上分离闸快 闪记忆体晶胞之复合间隙壁,其中该选定区域为窄 小区域,介于该分离闸快闪记忆体晶胞的复合浮动 闸间隙壁之间,且第二间隙壁绝缘层于其间具有较 薄的复合结构。 24.如申请专利范围第21项所述之基材上分离闸快 闪记忆体晶胞之复合间隙壁,其中该第一间隙壁绝 缘层为热氧化层。 25.如申请专利范围第21项所述之基材上分离闸快 闪记忆体晶胞之复合间隙壁,其中该第二间隙壁绝 缘层为抗氧化保护层。 26.一种用于基材上的分离闸快闪记忆体晶胞之复 合间隙壁的制造方法,该制造方法至少包含下列步 骤: 形成第一间隙壁绝缘层,该第一间隙壁绝缘层具有 均匀的沉积分布表面;以及 形成一覆盖于该第一间隙壁绝缘层之第二间隙壁 绝缘层,该第二间隙壁绝缘层具有变动的沉积分布 表面,且该第二间隙壁绝缘层在该分离闸快闪记忆 体晶胞的选定区域具有较薄的复合结构。 27.如申请专利范围第26项所述之基材上的分离闸 快闪记忆体晶胞之复合间隙壁的制造方法,其中该 复合间隙壁形成邻接于该分离闸快闪记忆体晶胞 的复合浮动闸间隙壁之复合接触间隙壁。 28.如申请专利范围第26项所述之基材上的分离闸 快闪记忆体晶胞之复合间隙壁的制造方法,其中以 窄小区域形成该选定区域,介于该分离闸快闪记忆 体晶胞的复合浮动闸间隙壁之间,且该第二间隙壁 绝缘层于其间具有较薄的复合结构。 29.如申请专利范围第26项所述之基材上的分离闸 快闪记忆体晶胞之复合间隙壁的制造方法,其中以 热氧化层形成该第一间隙壁绝缘层。 30.如申请专利范围第26项所述之基材上的分离闸 快闪记忆体晶胞之复合间隙壁的制造方法,其中以 抗氧化保护层形成该第二间隙壁绝缘层。 31.一种分离闸快闪记忆体晶胞,至少包含: 一基材; 一覆盖于该基材之基材绝缘层; 一覆盖于该基材绝缘层之浮动闸极; 一覆盖于该浮动闸极之浮动闸绝缘层;以及 一邻接于该浮动闸极之复合接触间隙壁,包括: 一第一间隙壁绝缘层,具有均匀的沉积分布表面; 及 一覆盖于该第一间隙壁绝缘层之第二间隙壁绝缘 层,具有变动的沉积分布表面,且该第二间隙壁绝 缘层在该分离闸快闪记忆体晶胞的选定区域具有 较薄的复合结构。 32.如申请专利范围第31项所述之分离闸快闪记忆 体晶胞,更包含: 一耦合间隙壁,延伸于该浮动闸极与该基材绝缘层 ,且该基材绝缘层邻接于该分离闸快闪记忆体晶胞 之源极,且位于该复合接触间隙壁下方;以及 一覆盖于该浮动闸绝缘层之复合浮动闸极间隙壁 。 33.如申请专利范围第32项所述之分离闸快闪记忆 体晶胞,更包含: 一共用源极线路,邻接于该复合浮动闸间隙壁及该 复合接触间隙壁,且覆盖于该源极上; 一穿隧绝缘层,邻接位于该复合浮动闸间隙壁与该 共用源极线路的相异侧; 一控制闸极,邻接于该穿隧绝缘层;以及 一汲极,位于该控制闸极周围且于该基材中形成凹 型区域。 34.如申请专利范围第31项所述之分离闸快闪记忆 体晶胞,其中该选定区域为窄小区域,邻接于该分 离闸快闪记忆体晶胞的复合浮动闸间隙壁,且该第 二间隙壁绝缘层于其间具有较薄的复合结构。 35.如申请专利范围第31项所述之分离闸快闪记忆 体晶胞,其中该第一间隙壁绝缘层为热氧化层,且 该第二间隙壁绝缘层为抗氧化保护层。 36.一种分离闸快闪记忆体晶胞的制造方法,至少包 含: 提供一基材; 形成一覆盖于该基材之基材绝缘层; 形成一覆盖于该基材绝缘层之浮动闸极; 形成一覆盖于该浮动闸极之浮动闸绝缘层;以及 形成一邻接于该浮动闸极之复合接触间隙壁,包括 : 提供一第一间隙壁绝缘层,具有均匀的沉积分布表 面;及 沉积一覆盖于该第一间隙壁绝缘层之第二间隙壁 绝缘层,具有变动的沉积分布表面,且该第二间隙 壁绝缘层在该分离闸快闪记忆体晶胞的选定区域 具有较薄的复合结构。 37.如申请专利范围第36项所述之分离闸快闪记忆 体晶胞的制造方法,更包含: 形成一耦合间隙壁,延伸于该浮动闸极与该基材绝 缘层,且该基材绝缘层邻接于该分离闸快闪记忆体 晶胞之源极,且位于该复合接触间隙壁下方;以及 形成一覆盖于该浮动闸绝缘层之复合浮动闸极间 隙壁。 38.如申请专利范围第37项所述之分离闸快闪记忆 体晶胞的制造方法,更包含: 形成一共用源极线路,邻接于该复合浮动闸间隙壁 及该复合接触间隙壁,且覆盖于该源极上; 形成一穿隧绝缘层,邻接位于该复合浮动闸间隙壁 与该共用源极线路的相异侧; 形成一控制闸极,邻接于该穿隧绝缘层;以及 形成一汲极,位于该控制闸极周围且于该基材中形 成凹型区域。 39.如申请专利范围第36项所述之分离闸快闪记忆 体晶胞的制造方法,其中以窄小区域形成该选定区 域,邻接于该分离闸快闪记忆体晶胞的复合浮动闸 间隙壁,且该第二间隙壁绝缘层于其间具有较薄的 复合结构。 40.如申请专利范围第36项所述之分离闸快闪记忆 体晶胞的制造方法,其中以热氧化层形成该第一间 隙壁绝缘层,且以抗氧化保护层形成该第二间隙壁 绝缘层。 41.一种用于基材上的分离闸快闪记忆体晶胞之耦 合间隙壁,其中该基材设有一基材绝缘层,该耦合 间隙壁至少包括延伸于一浮动闸极与该基材绝缘 层之间的导电层,且该基材绝缘层邻接于该分离闸 快闪记忆体晶胞之该基材中的凹型源极。 42.如申请专利范围第41项所述之基材上的分离闸 快闪记忆体晶胞之耦合间隙壁,其中该导电层至少 包含掺杂多晶矽。 43.如申请专利范围第42项所述之基材上的分离闸 快闪记忆体晶胞之耦合间隙壁,其中该掺杂多晶矽 的厚度为200埃。 44.如申请专利范围第41项所述之基材上的分离闸 快闪记忆体晶胞之耦合间隙壁,其中该耦合间隙壁 位于邻接该分离闸快闪记忆体晶胞之复合浮动闸 间隙壁。 45.如申请专利范围第41项所述之基材上的分离闸 快闪记忆体晶胞之耦合间隙壁,其中该耦合间隙壁 位于该分离闸快闪记忆体晶胞之复合接触间隙壁 的下方。 46.一种基材上分离闸快闪记忆体晶胞之耦合间隙 壁的制造方法,其中该基材设有一基材绝缘层,该 制造方法至少包括形成延伸于一浮动闸极与该基 材绝缘层之间的导电层,且该基材绝缘层邻接于该 分离闸快闪记忆体晶胞之该基材中的凹型源极。 47.如申请专利范围第46项所之基材上的分离闸快 闪记忆体晶胞的耦合间隙壁之制造方法,其中至少 包含以掺杂多晶矽形成该导电层。 48.如申请专利范围第47项所之基材上的分离闸快 闪记忆体晶胞之耦合间隙壁之制造方法,其中该掺 杂多晶矽的厚度为200埃。 49.如申请专利范围第46项所之基材上的分离闸快 闪记忆体晶胞之耦合间隙壁之制造方法,其中至少 包含形成邻接于该分离闸快闪记忆体晶胞的复合 浮动闸间隙壁之该耦合间隙壁。 50.如申请专利范围第46项所之基材上的分离闸快 闪记忆体晶胞之耦合间隙壁之制造方法,其中至少 包含形成位于该分离闸快闪记忆体晶胞之复合接 触间隙壁下方的该耦合间隙壁。 51.一种分离闸快闪记忆体晶胞,至少包含: 一基材; 该基材中之一凹型源极; 一覆盖于该基材之基材绝缘层; 一覆盖于该基材绝缘层之浮动闸极; 一覆盖于该浮动闸极之浮动闸绝缘层;以及 一耦合间隙壁,设有延伸于该浮动闸极与该基材绝 缘层之间的导电层,且该基材绝缘层邻接于该源极 。 52.如申请专利范围第51项所之分离闸快闪记忆体 晶胞,更包含: 一覆盖于该浮动闸绝缘层之一复合浮动闸间隙壁; 以及 一邻接于该复合浮动闸间隙壁之一复合接触间隙 壁。 53.如申请专利范围第52项所之分离闸快闪记忆体 晶胞,更包含: 一共用源极线路,邻接于该复合浮动闸间隙壁及该 复合接触间隙壁,且覆盖于该源极; 一穿隧绝缘层,邻接位于该复合浮动闸间隙壁与该 共用源极线路的相异侧; 一控制闸极,邻接于该穿隧绝缘层;以及 一汲极,位于该控制闸极周围且于该基材中形成凹 型区域。 54.如申请专利范围第51项所之分离闸快闪记忆体 晶胞,其中该导电层为厚度200埃之掺杂多晶矽。 55.如申请专利范围第51项所之分离闸快闪记忆体 晶胞,其中该耦合间隙壁位于该分离闸快闪记忆体 晶胞之复合接触间隙壁的下方。 56.一种分离闸快闪记忆体晶胞的制造方法,至少包 含下列步骤: 提供一基材; 形成该基材中之一凹型源极; 形成一覆盖于该基材之基材绝缘层; 形成一覆盖于该基材绝缘层之浮动闸极; 形成一覆盖于该浮动闸极之浮动闸绝缘层;以及 形成一耦合间隙壁,设有延伸于该浮动闸极与该基 材绝缘层之间的导电层,且该基材绝缘层邻接于该 源极。 57.如申请专利范围第56项所之分离闸快闪记忆体 晶胞的制造方法,更包含下列步骤: 形成一覆盖于该浮动闸绝缘层之一复合浮动闸间 隙壁;以及 形成一邻接于该复合浮动闸间隙壁之一复合接触 间隙壁。 58.如申请专利范围第57项所之分离闸快闪记忆体 晶胞的制造方法,更包含下列步骤: 形成一共用源极线路,邻接于该复合浮动闸间隙壁 及该复合接触间隙壁,且覆盖于该源极; 形成一穿隧绝缘层,邻接位于该复合浮动闸间隙壁 与该共用源极线路的相异侧; 形成一控制闸极,邻接于该穿隧绝缘层;以及 形成一汲极,置于该控制闸极周围且于该基材中形 成凹型区域。 59.如申请专利范围第56项所之分离闸快闪记忆体 晶胞的制造方法,其中该导电层为厚度200埃之掺杂 多晶矽。 60.如申请专利范围第56项所之分离闸快闪记忆体 晶胞的制造方法,其中该耦合间隙壁位于该分离闸 快闪记忆体晶胞之复合接触间隙壁的下方。 图式简单说明: 第1-9图系绘习知技术之分离闸快闪记忆体晶胞的 制造方法之剖视图。 第10-18图系绘示依据本发明之一较佳实施例之分 离闸快闪记忆体晶胞的制造方法之剖视图。 第19-29图系绘示依据本发明之另一较佳实施例之 分离闸快闪记忆体晶胞的制造方法之剖视图。 |
