| 摘要 |
예시적인 실시예에 따르면, 칩이 제공된다. 칩은 제1 임계치를 갖는 제1 수직 소자와 제2 임계치를 갖는 제2 수직 소자를 포함한다. 제1 수직 소자는, 제1 소스와, 상기 제1 소스 위의 제1 채널과, 상기 제1 채널 위의 제1 드레인과, 상기 제1 채널에 인접한 제1 게이트 유전체와, 상기 제1 게이트 유전체에 인접한 제1 도전층과, 상기 제1 도전층에 인접한 제1 게이트 금속을 포함한다. 제2 수직 소자는, 제2 소스와, 상기 제2 소스 위의 제2 채널과, 상기 제2 채널 위의 제2 드레인과, 상기 제2 채널에 인접한 제2 게이트 유전체와, 상기 제2 게이트 유전체에 인접한 제2 도전층과, 상기 제2 도전층에 인접한 제2 게이트 금속을 포함한다. |
