| 摘要 |
본 발명은 이중채널 비동기 파이프라인 SAR ADC에 관한 것이다. 본 발명에 따른 SAR ADC 장치는 클록 신호와 클록 지연 신호 사이에 비교기의 동작 완료를 알리는 READY 신호가 출력되지 않는 경우 비교기의 출력을 높은 로직 수준으로 결정해주는 META 신호를 생성하여 비교기의 준안정상태로 인한 출력오류를 줄이는 준안정상태 감지 회로부를 포함할 수 있다. 또한 첫 번째 단 및 두 번째 단 SAR ADC에 추가적인 보정기법 없이 두 채널 간의 오프셋 부정합을 최소화하기 위해 하나의 비교기를 공유하도록 구현할 수 있다. 아울러 두 번째 단 SAR ADC에는 R-2R 저항기반의 DAC를 이용하여 최하위 2비트를 결정하는 기법을 이용하여 사용되는 커패시터의 수를 줄여 칩 면적 및 DAC 내에서 소모되는 스위칭 전력을 최소화할 수 있다. |
