| 主权项 |
1.一半导体积体电路装置具有各包含形成于第一导电型之第一半导体区域中第一和第二MISFET 之记亿格,上述各第一和第二MISFET 之闸极耦合至相对之MISFET之源极和汲极区域中之一者,上述各MISFET 之另一源极和汲极区域连接至供应有第一固定电位之第一连线,上述源极和汲极区域中一者之闸极仅藉着该闸极来耦合。2.如请求专利部份第1.项之半导体积体电路装置,所述之各记忆格尚包含:个别耦合于第一和第二MISFET间之第一和第二亦换MISFET ,其资料线和闸极皆耦合至一字元线;其中所述之第二MISFET 和所述之第二交换MISFET 藉着形成于所述之第一半导体区域中之第二导电型第二半导体区域相连接,以及其中所述之第一MISFET 和所述之第一交换MISFET 藉着所述之第二MISFET 之闸极相连接。3.如请求专利部份第2.项之半导体积体电路装置,其中所述之第一和第MISFET 之闸极由相同于所述之字元线之层所形成。4.如请求专利部份第2.项之半导体积体电路装置,其中所述之第一和第二MISFET 之闸极彼此平行,且沿其交叉于所述之字元线之方向延伸。5.如请求专利部份第4.项之半导体积体电路装置,其中所述之第一和第一交换MISFET之源极或汲极区域个别形成于所述之第一和第二MISFET之闸极延伸部份。6.如请求专利部份第2.项之半导体积体电路装置,其中所述之第二半导体区域藉着相同于所述之源极或汲极区域之步骤与所述之第二MISFET 和第二交换MISFET 之源极或汲极区域形成一体。7.如请求专利部份第6.项之半导体积体电路装置,尚包含一定义出所述之第一和第二MISFET ,第一和第二交换MISFET 以及第二半导体区域形状之绝缘膜。其中所述之第一MISFET 和第一交换MISFET 个别独立地形成于藉着所述之绝缘膜而与其他部份绝缘之区域,所述之第二MISFET ,第二交换MISFET 和第二半导体区域形成于藉着所述之绝缘膜而与其他部份绝缘之单一区域中,而所述之第二半导体区域形成于所述之第一MISFET 和第一交换MISFET 之间,且藉着所述之绝缘膜相互绝缘。8.如请求专利部份第7.项之半导体积体电路装置,其中所述之第一和第二MISFET 之闸极由相同于所述之字元线之层所形成。9.如请求专利部份第7.项之半导体积体电路装置,其中所述之第一和第二MISFET之闸极彼此平行,且沿其交叉于所述之字元线之方向延伸。10.如请求专利部份第7.项之半导体积体电路装置,其中所述之第二和第一交换MISFET 之源极或汲极区域个别形成于所述之第一和第二MISFET之闸极延伸部份。11.如请求专利部份第7.项之半导体积体电路装置,其中所述之第一连线由相同于所述之字元线和闸极层所形成,且平行于所述之字元线。12.如请求专利部份第7.项之半导体积体电路装置,尚包含个别连接至所述之第一和第二MISFET 并由复晶矽形成之电阻元件,其中所述之连接至所述之第一和第二MISFET 之电阻元件个别形成于所述之第二和第一MISFET 之闸极上,其间置有内层绝缘膜。13.如请求专利部份第12.项之半导体积体电路装置,其中所述之电阻元件具有与其连接之第二连线,该第二连线与所述之电阻元件形成一体,该第二连线由导有杂质之复晶矽形成,一第二固定电位施加于该第二连线,该第二连线形成于所述之第一连线之上,其间置有内层绝缘膜,而所述之第一连线由相同于所述之闸极层形成。14.一半导体积体电路装置包含:在半导体基体上延伸于列方向之字元线;在上述之半导体基体上延伸于行方向之字元线,其每两者构成一组互补资料线,每一组互补资料线皆连接至一记忆格;在上述之半导体基体上排列于列方向和行方向之许多记忆格,其各为字元线和互补资料线组间之交点,且个别耦合至一相对应之所述之字元线和一相对应之所述之互补资料线组;以及在上述半导体基体上构成之第一连线,用以将第一固定电位施加至所述之记忆格,并由相同于所述之字元线层形成。15.如请求专利部份第14.项之半导体积体电路装置,其中所述之第一连线延伸于与所述之字元线相同之方向。16.如请求专利部份第14.项之半导体积体电路装置,其中所述之各字元线由包含有耐热金属层所形成。17.如请求专利部份第14.项之半导体积体电路装置,其中:所述之各记忆格包含第一和第二MISFET 以及第一和第二交换MISFET每一所述之第一和第二MISFET 之闸极耦合至相对之MISFET 之源极和汲极区域中之一者,而所述之每一MISFET 之另一源极和汲极区域连接至所述之第一连线,以及所述之第一和第二交换MISFET个别耦合于所述之第一和第二MISFET 以及所述之互补资料线之间,且其闸极耦合至所述之字元线。18.如请求专利部份第17.项之半导体积体电路装置,其中所述之第一和第二MISFET 系N 通道MISFET ,且所述之第一连线连接至接地电位。19.如请求专利部份第17.项之半导体积体电路装置,其中所述之第一和第二MISFET 之闸极由相同于所述之字元线层形成,且每一该第一和第二MISFET 之源极和汲极区域中之一者连接至以所述之各MISFET 之闸极延伸方向所形成较其他长之第一连线。20.如请求专利部份第17.项之半导体积体电路装置,尚包含:个别耦合至所述之第一和第二MISFET 之负载元件;以及用以将第二固定电位供应至该负载元件之第二连线,其乃形成于所述之第一连线之上,其间置有绝缘膜。21.如请求专利部份第20.项之半导体积体电路装置,其中所述之字元线由含有耐热金属之层所形成,且其中所述之第二连线由复晶矽形成且构成一体。22.一半导体积体电路装置具有各包括皆由一系列包含一MISFET 和一负载元件组成之第一和第二反相器之记忆格,上述之第一和第二反相器之输出端个别连接至该第二和第一反相器之输入端,上述之第一和第二反相器之负载元件由复晶矽形成,并个别构成于上述之第二和第一反相器之MISFET 之闸极上,其间置有绝缘膜。23.如请求专利部份第22.项之半导体积体电路装置,其中所述之负载元件之复晶矽近乎没有杂质导入其中。24.如请求专利部份第22.项之半导体积体电路装置,其中所述之各负载元件之一端连接至用以供应固定电位之连线,该连线由导有杂质之复晶矽形成,且与所述之负载元件构成一体。25.如请求专利部份第22.项之半导体积体电路装置,其中所述之各负载元件之电阻値利用位于其下之闸极做为控制电极来改变。26.如请求专利部份第22.项之半导体积体电路装置,尚包含:源极和汲极分别连接至所述之第一和第二反相器输出端之第一和第二交换MISFET其中所述之各负载元件之一端连接至用以将一固定电位供应至该负载元件之连线,而所述之第一和第二反相器之负载元件之另一端则个别连接至该第二和第一反相器之MISFET闸极连接至该第一和第二交换MISFET之源极或汲极之区域。27.一制造半导体积体电路装置之程序,该半导体积体电路装置具有各包括形成于第一导电型之第一半导体区域申第一和第二MISFET 之记忆格,各第一和第二MISFET 之闸极耦合至相对之MISFET 之源极和汲极区之一者,各MISFET 之另一源极和汲极区域连接至固定电位之连线,该程序包含:在上述之各闸极之旁壁上形成一用为杂质导入罩幕绝缘膜之步骤:使用上述之闸极和绝缘膜做为主要罩幕而导入杂质以形成第二导电型之第二半导体区域之步骤,让第二半导体区域至少为上述MISFET 之源极或汲极区之一部份;以及使用上述之闸极和绝缘膜做为主要罩幕而导入杂质以在上述之MISFET之源极和汲极区域之下形成第三半导体区域之步骤,该第三半导体区域为上述之第一导电型并具有高于第一半导体区域之杂质浓度。28.如请求专利部份第27.项之制造半导体积体电路装置之程序,其中所述之第三半导体区域形成在与所述之闸极连接之源极或汲极区域之下。29.如请求专利部份第27.项之制造半导高积体电路装置之程序,其中所述之第二半导体区域接触于所述之源极或汲极区域。30.如请求专利部份第27.项之制造半导体积体电路装置之程序,尚包含:使用所述之闸极做为主要罩幕而导入杂质以形成所述之第二导电型之第四半导体区域之步骤,让第四半导体区域之杂质浓度低于所述之第二半导体区域之杂质浓度。31.如请求专利部份第30.项之制造半导体积体电路装置之程序,其中所述之第三半导体区域形成于所述之第一半导体区域和第二半导体区域之间,以覆盖与所述之闸极连接之所述之源极或汲极区域之第二半导体区域。32.一种造半导体积体电路装置之程序,该半导体积体电路具有形成在第一导电型之第一半导体区域中之MISFET ,该程序包含:使用上述之MISFET 之闸极做为主要罩幕而导入杂质以形成第二导电型之第四半导体区域之程序;在上述之闸极之旁壁上形成用为杂质导入罩幕绝缘膜之步瑛;使用上述之闸极和绝缘膜做为主要罩幕而导入杂质以形成上述之第二导电型之第二半导体区域之步骤,该第二半导体区域具有高于上述之第四半导体区域之杂质浓度,上述之第二和第四半导体区城构成上述之MISFET 之源极或汲极,以及使用上述之闸极和绝缘膜做为主要罩幕而导入杂质以在上述之MISFET 之源极或汲极区域之下形成第三半导体区域之程序,该第三半导体区域系上述之第一导电型并具有高于上述之第一半导体区域之杂质浓度。33.以请求专利部份第27.项之程序制成之产品。34.以请求专利部份第32.项之程序制成之产品。 |
