| 主权项 |
l﹒一种于一半导体材料中形成一隔离沟槽之方法,其包含下列步骤:形成一与一第二沟槽相交之第一沟槽;及形成前述沟槽之相交区使得前述相交区处之壁面至壁面之间隔为实质均匀者且使得当以一适形绝缘材料充填时前述相交区处之空隙可被最小化。2﹒如申请专利范围第1项之方法,其另包括将前述相交区形成-T型沟槽结构。3﹒如申请专利范围第2项之方法,其另包括形成具有实质浑圆之内侧弯角之相交区,并形成具有一浑圆化之尖端沟槽侧壁之T型使得前述相交区之侧壁至侧壁之间隔为均匀者。4﹒如申请专利范围第1项之方法,其另包括在一半导体晶片中形成一构槽矩阵,并形成前述具复数组均匀之壁面至壁面相交区之构槽矩阵。5﹒如申请专利范围第1项之方法,另包括于前述沟槽相交区内之中心处形成一材料柱状物以便藉此获致一均匀之壁面至壁面间隔。6﹒一种依据申请专利范围第1项之方法所形成之隔离沟槽。7﹒一种隔离复数组半导体电路区之方法,其包含下列步骤:于一半导体材料中形成复数组沟槽;于一矩阵中形成前述沟槽以环绕前述复数组半导体电路区;与其他沟槽形成相交区;及将前述相交区形成T型结构使得前述相交区处之一壁面至壁面间隔为实质均匀者以藉此于前述沟槽被充填一适形材料时可最小化相交空隙。8﹒如申请专利范围第7项之方法,其另包合以一适形绝缘材料充填前述沟槽。9﹒如申请专利范围第7项之方法,其另包括形成具有内侧浑圆弯角及一相关之浑圆尖端之T端相交结构。10﹒如申请专利范围第7项之方法,其另包括于前述每一半导体区中形成一电路。11﹒一种依据申请专利范围第7项之方法所形成之沟槽矩阵。12﹒一种隔离一晶片之半导体电路区之构槽结构,其包合:一形成于前述晶片中之第一溶槽;与一前述第一构槽相交之第二沟槽以便界定成-T型结构;形成于前述第二沟槽之侧壁上之侧壁氧化物;及一充填前述氧化物被覆沟槽之绝缘材料。13﹒如申请专利范围第12项之沟槽结构,其中前述沟槽相交区包括弯曲之内侧弯角,且前述相交区处之沟槽侧壁包括一相对于前述弯曲弯角而设之尖端以便于前述相交区处形成一均匀之壁面至壁面间隔。图示简单说明:图1系一习知交叉式沟槽结构之外观截面图;图2系揭示本发明之一沟槽配置之外观截面图;图3系揭示本发明之沟槽配置之一项视图;图4系揭示本发明之一沟槽之一不同配置:以及图5系一改良之交叉式构槽相交之外观截面图。 |
