Semiconductor device

摘要

반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되며 제1 도전형을 갖는 제1 및 제2 활성 영역들을 한정하는 소자분리 영역을 포함한다. 상기 제1 활성 영역은 복수의 제1 핀 돌출부들 및 상기 제1 핀 돌출부들 사이의 제1 리세스 영역을 갖고, 상기 제2 활성 영역은 복수의 제2 핀 돌출부들 및 상기 복수의 제2 핀 돌출부들 사이의 제2 리세스 영역을 갖는다. 상기 복수의 제1 핀 돌출부들 상에 복수의 제1 게이트 구조체들이 배치되고, 상기 복수의 제2 핀 돌출부들 상에 복수의 제2 게이트 구조체들이 배치된다. 상기 제1 리세스 영역 상에 제1 반도체 층이 배치되고, 상기 제2 리세스 영역 상에 제2 반도체 층이 배치된다. 상기 복수의 제1 게이트 구조체들 사이의 이격 거리는 상기 복수의 제2 게이트 구조체들 사이의 이격 거리와 동일하고, 상기 제1 반도체 층의 바닥면과 상기 제1 핀 돌출부들의 상부면 사이의 높이 차이는 상기 제2 반도체 층의 바닥면과 상기 제2 핀 돌추부들의 상부면 사이의 높이 차이보다 작을 수 있다.