| 主权项 |
1﹒一种在一存取记忆系统内之可置换记忆结构装置包括:a)一具有n利及m行之数元储存格之nxm矩阵阵列;b)多条维I字线路供接连上述阵列内该格各该列之用,并使每一条上述之维I字线路连至该格之一相当之列;c)多条维II字线路供接连上述阵列内该格各该行之用,并使每一条上述之维II字线路连至该格之各该行一相当之行,并使上述之每一格仅连至上述维I字线路中单一相当之一条及仅连至上述维II字线路中单一相当之一条:d)多条维II数元数路供侦察上述阵列之该列内该格状态之用,并使每一条上述维II数元线路连至上述阵列各该格中相当之一格;e)多条维I数元线路供侦察上述阵列各该行中各该格状态之用;并使每一维I数元线路连至上述阵列各该格中各该行之相当之一行,使上述维I数元线路与上述维II数元线路成正交,及使每一上述之格仅与上述维II数元线路单一之相当线路相连接,及仅连至上述维I数元线路之单一相当线路,由此上述储存格中选定一格之状态可从两正交方向中之任一方向予以侦察,其法为便上述维I字线路中之一连至该选定之一格或者上述维II字线路中之一连至该选定之一格以接连该选定之一格,及藉读取上述维II数元线路上之电压以侦察该选定格之状态,如该选定格系与连至该选定格之上述II字线路之一线路接达则上述维II数元线路系连至该选定格,或者如该选定格系与连至该选定格之上述维l字线路中之一接连,则在连至该选定格之上述维I数元线路中之一上读取电压,及由此该选定格之状态藉接达该选定格于两方向中之任一方向内,及于其后接达该选定格于该二方向中之另一方向内即可予改变,而在此方向该选定格之状态会按照该数元线路上之电压改变。2﹒根据申请专利范围第1项之可置换记忆结构,其中上述诸格中之一格至多包括两个接连装置及一扣闩,而且每一上述接连之方向至多一个接连装置。3﹒根据申请专利范围第2项之可置换记忆结构,其中之每一上述接连所具有之截流容量比该正反器之任一装置者小1以便提供稳定之读取。4﹒根据申请专利范围第1项之可置换记忆结构另外包括:供至少一维数元实施解码之装具以便该字线路解码器(为一维I或者一维II之字线路解码器)中之一致能,此解码器相当于该维数元所指示之维,且藉该一解码器以解除该位址之码,以便在该维数元所指示之方向内接连该选定之一格。5﹒一种在一存取记忆系统内之多个可置换记忆结构装置供藉接连该装置之选定数元储存格,以读取该装置内所储存之资料,而该装置含有该项资料,而在此系统中可从该装置同时读出一个以上之数元,而在此系统中可同时将一个以上之数元写入该装置之内,该装置包括:a)TMA格阵列中之一NxM矩阵具有N利及M行,每一上述阵列中之第i阵列为数元储存格中之一nixmi阵列b)多个具有上述TMA格阵列中每一阵列之维I字线路解码器,而该TMA格阵列则具有上述维l字线路解码器中相关之一解码器;c)多个具有上述TMA格阵列中每一阵列之维II字线路解码器,而该TMA格阵列则具有上述维II字线路解码器中相关之一解码器;d)多个具有上述TMA格阵列中每一阵列之维II数元线路解码器,而该TMA格阵列则具有上述维II数元线路解码器中相关之解码器;e)多个具有上述TMA格阵列中每一阵列之维I数元线路解码器,而该TMA格阵列则具有上述维I数元线路解码器中相关之解码器;f)多条具有上述维I字线路解码器中每一第i値解码器之维I字线路,该等解码器系用以置一高压或者一低电压于ni维I字线路集合中之选定之线路上,上述维I字线路中之每条线路系用(视其上系置一高压或一低压而定)以接达上述TMA格阵列一相当阵列内上述数元储存格中之一相当之列;g)多条具有上述维II字线路解码器中每一第i个解码器之经II字线路,该等解码器系用以置一高压或者一低压于上述维II字线路中mi集合中选定之各条线路上,每一上述维II字线路系用(视该线路上所置之电压是否为高压或低压而定)以接连上述TMA格阵列之一相当阵列内该数元储存格之一相当之行;h)多条维II数元线路,并使上述维II数元线路解码器之每一第i个解码器用以选择上述维lI数元线路ni集内之一子集,该子集中上述维II数元线路之每一线路系用以侦察或者建立上述TMA格阵列中该第i个阵列内该格一相当列中上述数元储存格中第一格之状态,该第一格为已由一维ii字线路予以接连之一格,而此维ii字线路则相当于该第一格所在位置之行;及i)多条维I数元线路,而每一第i个上述维I数元线路解码器系用以选择上述维I数元线路mi集中之一子集,该子集中之每一上述维I数元线路系用以侦察或者建立上述TMA格阵列中该第i个阵列内各该格一相当行中该数元储存格中第二格之状态,该第二格为已一维I字线路(属于上述之维I字线路)予以接达之一格,而此维l字线路则相当于该第二格所在位置之列,藉此从上述之每一阵列中至少上述诸格中之一格可同时以步骤(h)及(i)为上述第i个阵列所述相同之方式予以接达。6﹒根据申请专利范围第5项之多个可置换记忆另外包括:供对一维之数元实施解码之装具以使字及数元解码器致能,该等解码器相当于一维数元所指示之一资料维,该字及数元线路解码器为上述之维l字线路解码器及上述之维I数元线路解码器,或者为上述之维II字线路解码器及上述之维II数元解码器则视上述之维数元是否指示一维I资料方向或者一维II资料方向。7﹒一种在一存取记忆系统内之多个可置换记忆结构(MTMA)装供阅读或者书写该装置内所储存之资料单位,而其中之该资料单位可在多个互相呈正交方向之一内予以伸展,该装置包括:a)一具有N列及M行之TMA格阵列之NxM矩阵,该阵列之每一第i个阵列为数元储存格之─nixmi阵列。b)具有上述TMA格阵列每一阵列之多个维I字线路解码器,该TMA格阵列具有上述维I字线路解码器之一相关之一解码器;c)具有上述TMA格阵列每一阵列之多个维II字线路解码器,该TMA格阵列具有上述维II字线路解码器之一相关之一解码器:d)具有上述TMA格阵列中每一,阵列之多个维I数元线路解码器,该TMA格阵列具有上述维II数元线路解码器中之一相关之一解码器;e)具有上述TMA格阵列每一阵列之多个维I数元线路解码器,该TMA格阵列具有上述维I数元线路解码器中之一相关之一解码器;f)具有上述维I字线路解码器中每一第i个之多条维l字线路,该等线路解码器系用置一高压或者低压于上述维l字线路中ni集之选定之各集上,每条上述之维I字线路系用以接连上述TMA格阵列中一相当之一阵列内上述数元储存格之一相当列内;g)具有上述维II字线路解码器中每一第i个之多条维II字线路,该等解码器系用以置一高压或一低音于上述维II字线路中mi集之选定诸集上,而每一条上述维II字线路系用以接达上述TMA格阵列中相当一阵列内上述数元储存格中一相当之一行;h)具有上述维II数元线路解码器中每一第i个之多条维II数元线路,该等线路解码器系用以选择上述维II数元线中ni集内之第一子集,上述第一子集内之每条上述维II数元线路系用以侦察或者建立上述格阵列中该第i阵列内该等格内一相当列内上述诸数元储存格之状态,每一已予接连及属于上述第iTMA格阵列之相当列之一格为已由维II字线路予以接连之一格,而此维II字线路相当于该格所在位置之一行。i)多条维I数元线路,而每一第i个上述维I数元线路解码器用以选择上述维I数元线路中mi集内第二子集,每条该第二子集内上述维I数元线路系用侦察或建立上述TMA格阵列一相当阵列内该等格之相当行中上述诸数元储存格之状态,每一已予接连及属于上述第i个TMA格阵列该相当列之格为一已由维I字线路予以接连之格,该维I字线路则相当于该格所在位置之列;及j)供解码一维数元之装具以便相当于由一维数元所指示之资料维之字及数元线路解码器致能,上述诸字及数路解码器为上述维I字线路解码器及上述维I数元线路解码器,或者上述维II字线路解码器及上述维I数元线路解码器则视上述维数元是否指示一维I资料方向或者一维II资料方向而定。图示简单说明图1为可置换记忆结构装置或者本发明之TMA格阵列之一概略图解。图2为本发明内所用数元储存格(或者TMA格)之一概略图解。图3为多可置换记忆接达装置之一简图。图4为表示往水平及垂直资料方向(亦称之为维I或者维II资料方向)延伸之资料单位之资料数元阵列。图5为包括解码器及输入与输出电路在内之可置换记忆结构装置之方块图实例。该装置为具有两列及两行或者四个象限之TMA格阵列之矩阵。图6为以图解说明写入一TMA格阵列之方法之一定时图。 |
