| 主权项 |
1.一种记忆电路,使用在资料处理系统并且可以让位址信号接达,该记忆电路包含有:交互连接装置,用在至少为一个之记忆模组,该至少为一个之记忆模组可能存在或不存在;和发送装置,在假如和只有假如该至少为一个之记忆模组存在于该交互连接装置内时,用来将位址信号发送到该交互连接装置者。2.如上述申请专利范围第1项所述之记忆电路,更包含有至少为一个之位址缓冲器被连接成用来将位址信号发送到该交互连接装置者。3.如上述申请专利范围第2项所述之记忆电路,其中该交互连接装置包含有插座,在该插座中可以装设至少为一个之记忆模组者。4.如上述申请专利范围第3项所述之记忆电路,其中用来将该位址信号发送到该交互连接装置之该发送装置,在假如和只有假如该至少为一个之记忆模组存在时,包含有致停装置,假如记忆模组未装设在该插座时,用来停止该至少为一个之位址缓冲器之动作使其不会发送位址信号者。5.如上述申请专利范围第2项所述之记忆电路,其中该交互连接装置包含有至少为二个之插座在其中可以装设分开之记忆模组,和其中该至少为二个之插座被一个单一之位址缓冲器驱动者。6.如上述申请专利范围第5项所述之记忆电路,其中该至少为二个之插座适于用来接收和交互连接单一线记忆模组(SIMM)使其进入该记忆电路者。7.如上述申请专利范围第6项所述之记忆电路,其中该至少为二个之插座交互连接在至少为二个之SIMM,该SIMM各包括有多个DRAM晶片用来形成其记忆单元者。8.如上述申请专利范围第7项所述之记忆电路,其中装设在该至少为二个之插座之该DRAN SIMM具有接地之PRES梢者。9.如上述申请专利范围第8项所述之记忆电路,其中该单一之位址缓冲器包括有一个输出激励梢者。10.如上述申请专利范围第9项所述之记忆电路,其中用来将该位址信号发送到该交互连接装置之该发送装置,在假如和只有假如该至少为一个之记忆横组存在时,包括有致停装置,在假如没有DRAM SIMM被装设在该交互连接装置时,用来停止该单一之位址缓冲器之激励,该致停装置在假如没有DRAM SIMM被装设时,包含有导体用来将该单一之位址缓冲器之该输出激励梢交互连接到可以被装设在该至少为二个之插座之任何一方或双方之DRAM SIMM之接地之PRES梢者。11.如上述申请专利范围第10项所述之记忆电路,其中该线用来将该单一之位址缓冲器之该输出激励梢交互连接到可以被装设在该至少为二个之插座之DRAM SIMM之接地之PRE5,该线包括有拉上电阻器者。12.一种电脑系统,包含有:一个处理机:一个记忆器,在操作上连接到该处理机;和一个控制器,在操作上连接到该记忆器;其中该记忆器包含有:交互连接装置,用在至少为一个之记忆模组,该记忆模组可能存在或不存在;和发送装置,在假如和只有假如该至少为一个之记忆模组存在于该交互连接装置内时,用来将位址信号发送到该交互连接装置者。13.如上述申请专利范围第12项所述之电脑系统,其中该记忆器更包含有至少为一个之位址缓冲器被连接成用来将位址信号发送到该交互连接装置者。14.如上述申请专利范围第13项所述之电脑系统,其中该交互连接装置包含有插座,在该插座中可以装设至少为一个之记忆模组者。15.如上述申请专利范围第14项所述之电脑系统,其中用来将该位址信号发送到该交互连接装置之该发送装置,在假如和只有假如该至少为一个之记忆模组存在时,包含有致停装置,假如记忆模组未装设在该插座时,用来停止该至少为一个之位址缓冲器之动作使其不会发送位址信号者。16.如上述申请专利范围第15项所述之电脑系统,其中该交互连接装置包含有至少为二个之插座在其中可以装设分开之记忆模组,和其中该至少为一个之插座被一个单一之位址缓冲器驱动者。17.如上述申请专利范围第10项所述之电脑系统,其中该至少为二个之插座适于用来接收和交互连接单一线记忆模组(SIMM)使其进入该记忆电路者。18.如上述申请专利范围第17项所述之电脑系统,其中该更少为二个之插座交互连接存至少为二个之SIMM,该SIMM各包括有多个DRAM晶片用来形成其记忆单元者。19.如上述申请专利范围第18项所述之电脑系统,其中装设在该至少为二个之插座之该DRAM SIMM具有接地之PRES梢者。20.如上述申请专利范围第19项所述之电脑系统,其中该单一之位址缓冲器包括有一个输出激励梢者。21.如上述申请专利范围第20项所述之电脑系统,其中用来将该位址信号发送到该交互连接装置之该发送装置,在假如和只有假如该至少为一个之记忆模组存在时,包括有致停装置,在假如没有DRAM SIMM被装设在该交互连接装置者,用来停止该单一之位址缓冲器之激励,该致停装置在假如没有DRAM SIMM被装设时,包含有导体用来将该单一之位址缓冲器之该输出激励梢交互撞接到可以被装设在该至少为二个之插座念任何一方或双方DRAM SIMM之接地之PRESS梢者。22.如上述申请专利范围第21项所述之电脑系统,英中该线用来将该单一之位址缓冲器之该输出激励梢交互连接到可以被装设在该至少为二个之插座之DRAM SIMM之接地之PRES,该线包括有拉上电阻器者。23.如上述申请专利范围第22项所述之电脑系统,其中该记忆器更包含有一个RAS,CAS和复新控制器装置在操作上速接到该交互连接装置者。24.一种有关记忆模组之交互连接装置之位址决定方法,其中之交互连接装置可以具有或未具与其结合之记忆模组,该方法所包含之步骤有:在至少为一个之位址缓冲器,缓冲被发送至该交互连接装置之位址信号;和假如该交互连接装置没有记忆模组与其结合时,就停止对该至少为一个之位址缓冲器之激励者。25.如上述申请专利范围第24项所述之方法,其中之假如该交互连接装置没有记忆模组与其结合时,就停止对该至少为一个之位址缓冲器之激励之该步骤,更包含有驱动步骤,假如该交互连接装置没有记忆模组与其结合时,就驱 |
