| 摘要 |
<p>Es wird eine Schaltungsanordnung zur Verteilung On-Chip generierter Testmuster mit mindestens einem Scan-Path beschrieben. Dabei werden Abhängigkeiten zwischen einzelnen Testmustern mit Hilfe von Netzwerken aus Exklusiv-Oder-Gattern (EO) zwischen verschiedenen Scan-Path Stufen (Z) beseitigt. Mit dieser Anordnung ist es möglich, einzelne sehr ergiebige Testmuster gezielt an bestimmte Schaltungsteile (K) anzulegen und lineare Abhängigkeiten zwischen Testmustern gezielt zu beseitigen.</p> |
