| 发明名称 | 高速数字处理器 | ||
| 摘要 | 使用接收操作数N、操作数D和种子值(seedva1ue)S并把这些操作数和种子值传送到乘法器(38)的一种操作数发送电路(16)，来执行除法和开平方计算。一个单一的乘法器(38)可以配置成两个阵列以计算N和S及D和S的部分积。根据收敛算法，乘法器(38)的计算结果经开关电路(20)或寄存器(48)(50)被送到操作数发送电路(16)或加法器(44)。最后的计算结果被舍入。 | ||
| 申请公布号 | CN1020170C | 申请公布日期 | 1993.03.24 |
| 申请号 | CN90102438.4 | 申请日期 | 1990.04.24 |
| 申请人 | 德克萨斯仪器股份有限公司 | 发明人 | 唐纳德·E·施泰斯;玛丽亚·B·伊珀娜;亨利·M·达利 |
| 分类号 | G06F7/52;G06F7/552 | 主分类号 | G06F7/52 |
| 代理机构 | 上海专利事务所 | 代理人 | 颜承根 |
| 主权项 | 1.一种执行多个算术计算功能的处理器，包含：用于计算两个或多个数的乘积的乘法器电路；与所述乘法器电路相连并将所述乘法器重新配置成第一阵列和第二阵列的逻辑电路，其中所述第一和第二阵列计算乘积；与所述乘法器电路相连并将一组数导入所述第一阵列和将另一组数导入所述第二阵列的操作数发送电路；与所述乘法器电路相连和所述操作数发送电路相连并将所述的乘积以预定的迭代次数引入所述操作数发送电路的寄存器；与所述乘法器电路相连并在所述预定的迭代次数之后、组合所述的乘积以产生计算结果的加法器。与所述操作数发送电路相连、用于产生种子值数并将所述种子值数送到所述操作数发送电路的电路。 | ||
| 地址 | 美国得克萨斯州 | ||