直接数位合成器驱动之具硬体限制器之锁相回路频率合成器

摘要

一种频率合成器（100，200），使用一直接数位合成器（DDS）以产生频率为选自多个参考频率中之一之高度准确周斯信号，此DDS输出信号系由一带通滤波器（100，218）予以滤波，并可由一限制器（111，219）作波幅限制以减少混附杂讯。在一具体实例中，DDS频率合成器（102）系耦合于一锁相回路（114），此回路接收 DDS产生之参考信号及除以Ｎ之信号，以产生频率由除以Ｎ信号决定之一输出信号。锁相回路（114）之频率分解度为参考信号之Ｎ倍，在第二具体实例中，DDS（216）系纳入锁相回路（202）之反馈路径内。一输入参考频率信号被供应至该锁相回路（202），以DDS时钟信号供应作为锁相回路输出频率之功用，DDS（216）接收一输入频率控制信号，此信号决定DDS之步级（step）大小，合成器输出频率为输入参考频率，频率控制信号之数位字中之位元数及频率控制信号所决定DDS步级大小之功用。选择除法器（112、214、219）可设于任一具体实例中。在反馈路径内进一步影响合成器（100，200）输出频率。

主权项

1﹒一种锁相回路频率合成器,包含:一相位检测器,具有接收一预定频率之外部产生参考信号之一参考输入,一反馈输入以及一输出;一回路滤波器,具有耦合于该检测器输出之一输入以及输出;一电压控制振荡器,具有耦合于该回路滤波器输出之一输入,及供给一合成器输出信号之一输出;一直接数位合成器(DDS),具有耦合于该掁荡器出之一DDS时钟输入,接收外部产生之相位资料之一频率控制输入以及一输出;杂讯减少装置,耦合至该DDS输出,以便减少一DDS产生信号之多丝杂讯,且将该多余杂讯减少之信号提供至该检测器反馈输入。2﹒根据申请专利范围第1项之合成器,其中该杂讯减少装置包含:一带通滤波器,具有耦合至该DDS输出之一输入与一输出;以及一限制器,具有耦合至该常通滤波器输出之一输入以及耦合至该检测器反馈输入之一输出。3﹒根据申请专利范围第1项之合成器,其中该杂讯减少装置包含:一限制器,具有耦合至该DDS输出之一输入与一输出;以及一带通滤波器,具有耦合至该限制器输出之一输入以及耦合至该检测器反馈输入之一输出。4﹒根据申请专利范围第2项之合成器,其中该直接数位合成器包含:一相位累积器,具有接受相位资料之一相位资料输人,耦合于该振荡器输出之一累积器时钟输入,以及一累积器输出;一仅读记忆器,具有多个可定址之储存位置,各储存一预定之正弦値;一耦合干该累积器输出之位址输入,一耦合于该振荡器输出之一记忆器时钟输入以及一记忆器输出;一相位/类心变换器,具有耦伓于该记忆器输出之一变换器输入,一耦合于该振荡器输出之变换器时钟输入,及耦合于该常通滤波器之变换器输出。5﹒根据申请专利范围第2项之合成器,另包含一第一回路除法器,置于该振荡器与DDS之间,其有耦合于该振荡器输出之一输入,及耦合于该DDS时钟输入之一输出,该第一回路除法器将该合成器输出信号频率在提供至DDS时钟输入时除以X。6﹒根据申请专利范围第2项之合成器,另包含一回路除法器,置于该限制器与相位检测器之间,具有耦合于该限制器输出之一输入及耦伓于该检测器反馈输人之一输入;该回路除法器将来向DDS之一信号输出在频率上除以Y,俾供应至该检测器反馈输入。7﹒根据申请专利范围第5项之合成器,另包含一第二回路除法器,置于该阻制器与相位检测器之间,具有耦伓于该限制器输出之一输入及耦合于该检测器反馈输入之一输入;该第二回路除法器将来向DDS之一信号输出在频率上除以Y,俾供应至该检测器反馈输入。