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1﹒一种动态随机存取记亿装置,包含: 一具有第一导电型式之第一区域的半导体 基质; 至少一动态记忆单元阵列,每一单元包含 一与一储存电容耦合之存取电晶体,每一 记忆单元之电晶体系形成于该半导体基质 的第二区域内,每一存取电晶体具有一控 制极,一资料线接触区,一储存节点区和 一通道区; 多値于该基质上没多个构道之方式形成之 信号储存电容,每一电容包括一信号储存 节点和一由一介电绝缘器分开之参考电压 节点,该参考节点与该基质连接,且每一 电容之储存节点被连接于该存取电晶体之 一的对应储存节点区; 用以物理上和电性上使该一阵列内之存取 电晶体的所有通道区与该基质的第一区域 绝缘之装置,该绝缘装置包含一与该第一 区域之迈电性相反之第三基质区,该第三 区域乃横向形成于该第一和第二区域之间 ,该第三区域与该所有沟槽交互连接;该 第三区域包含一邻接该构槽之第一次区域 ,其具有一通过该沟槽之深度,本质为常 数之杂质掺杂浓度,且该第三区域包含一 本质上围绕该阵列而延伸和在该第一次区 域和该半导体基质之表面之间延伸之第二 次区域;和 用以偏压该基质之第一、第二和第三区域 至不同的第一、第二和第三参考电压之装 置。 2﹒根据申请专利范围第1项之动态随机存取 记忆装置,其中该第三区域之第一次区域 具有超过该基质之第一区域的杂质掺杂位 准。 3﹒根据申请专利范围第1项之动态随机存取 记忆装置,其中该第一区域之杂质型式为 P型。 4﹒根据申请专利范围第3项之动态随机存取 记忆装置,其中该第一区域之掺杂杂质为 硼,该第一次区域之掺杂杂质为砷。 5﹒根据申请专利范围第4项之动态随机存取 记忆装置,其中该存取电晶体为N通道 FET装置。 6﹒一种动态随机存取记忆装置,包含: 多个配管于一半导体基质表面上,呈长方 形矩阵之深沟槽,邻接沟槽间的间隔在侧 向和横越方向实质上皆相等;一埋入板状 扩散区域与该所有深沟槽联合; 多个第一构槽各与一基质板状沟槽DRAM单 元联合,该单元包括一转换装置,一资料 节点和一连接在一深槽内形成,并耦合于 埋入板状扩散区内之基质的一区域之储存 节点; 多个第二构槽各与一表面扩散绝缘区联合 ,其围住深沟槽之矩阵周围,并与埋入板 状区域接触,以致于该矩阵内之基质区域 为电性和物理地与基质之其他部份绝缘。 7﹒根据申请专利范围第6项之动态随机存取 记忆装置,其中该埋入板状扩散区由该深 沟槽的内表面向外扩散而形成。 8﹒根据申请专利范围第7项之动态随机存取 记忆装置,其中该基质之杂质导电型式为 P型,且埋入板状扩散区域和表面扩散区 域之杂质电型为N型。 9﹒根据申请专利范围第8项之动态随机存取 记忆装置,其中该埋入板状扩散区之杂质 为砷。 10﹒一种制造一动态随机存取记忆装置之方 法,包含下列步骤: 提供一具第一导电型式之半导体基质; 形成呈矩阵型式之多个深沟槽于该基质的 顶表面上; 自该深构槽之深度的较低部份扩散一第二 导电型式之杂质至该基质内,以形成一越 过该矩阵图型之所有部份,其第二导电型 之连续的埋入扩散区; 形成一介电层于该深沟槽内部,并以一导 电电板材质交填该沟槽; 在该矩阵固型四周形成刁第二导电型之扩 散表面区,其有一深度,使能物理和电性 地与于该连续的埋入扩散区上方之矩阵固 内之基质部份绝缘;和 于该矩阵图型的隔绝区内形成多个半导体 装置,以耦合信号至设于至少某些深沟槽 内之该传电电极材质上。 11 ﹒根据申请专利范围第10项之动态随机存 取记忆方法,其中一扩散屏潭环被设于该 深沟槽的上部。 12﹒根据申请专利范围第10项之制造动态随 机存取记忆方法,其中于该深沟槽内部形 成一介电层之步骤包括形成介电环于该深 构槽上之步骤。 13﹒ 根据申请专利范围第11项之方法,其中 该扩散屏障环在一介电层形成于该深沟槽 内部之前予以移除。 14﹒根据申请专利范围第12项之型造动态随 机存取记忆体之方法,其中形成多个深沟 槽之步骤包括于该基质内形成各个浅沟槽 ,于该浅沟槽之侧壁上形成一侧壁保护层 ,延长该浅沟槽之深度以形成该深沟槽, 放置一杂质掺杂材质源于至少该延长的深 沟槽的侧壁之较低部份上等步骤。 15﹒根据申请专利范围第14项之制造动态随 机存取忆体之方法,其中该用以形成连续 的埋入扩散区之掺杂材质源为砷。 16﹒根据申请专利范围第14项之制造动态随 机存取记忆体之力法,其中该用以形成连 续的埋入扩散区之掺杂材质源为包含玻璃 层之砷。图示简单说明: 图1所示为本发明之基质板状沟道 (SPT)DRAM单元的简化剖视图,其说明单 元的基本电性连接。 图2所示为本发明之阵列一角之平面 图,其例示用以形成矩阵单元的不同装置 配置型式的关系。 图3-12所示为本发明之阵列的剖视 图,其例示一较佳制程的不同步骤。 |
