| 主权项 |
1.一种斜凹堑式唯读记忆体积体电路包括:一基底,该基底上形成有复数个西洋棋盘式相交错间隔的斜凹堑;复数个汲极/源极区形成在该基底中,每一个汲极/源极区均因该些斜凹堑的设置,而在一第一方向上,以高低曲折的方式延伸,而且各两相邻的汲极/源极区,均是以高低交错的方式曲折延伸,以便构成复数个大致为直立式的汲极/源极通道区;一闸极氧化物层,形成于该基底上;以及复数个闸极区形成在该闸极氧化物层上,每一个闸极区均因该些斜凹堑的设置,而在一第二方向上,以高低曲折的方式延伸,而且各相邻的闸极区,均是以高低交错的方式曲折延伸,其中该第二方向是垂直于该第一方向。2.如申请专利范围第1项所述之斜凹堑式唯读记忆体积体电路,其中每一斜凹堑在该第一方向上的两相对侧壁系形成离子有倾斜面。3.如申请专利范围第2项所述之斜凹堑式唯读记忆体积体电路,其中当该斜凹堑式唯读记忆体积体电路要进行程式化时,可利用一离子植入法,使离子穿透闸极区植入到指定的通道区中。4.如申请专利范围第3项所述之斜凹堑式唯读记忆体积体电路,其中该些闸极区的材料是矽化合物,而且厚度约为3000埃。5.如申请专利范围第4项所述之斜凹堑式唯读记忆体积体电路,其中该些闸极区的材料是复晶矽化合物。6.如申请专利范围第5项所述之斜凹堑式唯读记忆体积体电路,其中该基底是PC^-C型基底;汲极/源极区的形成是藉由O角植入NC^+C型的砷离子来达成;而且在该程式化步骤中,系植入P型硼离子。7.如申请专利范围第6项所述之斜凹堑式唯读记忆体积体电路,其中砷离子的植入能量约为80kev,掺入量约为3 10C^15Catoms/cmC^2C;而且硼离子的植入能量约为180kev,掺入量约为210C^14Catoms/cmC^2C。8.如申请专利范围第7项所述之斜凹堑式唯读记忆体积体电路,其中该闸极氧化物层的厚度约在180至200埃之间。9.一种斜凹堑式唯读记忆体积体电路的制造方法,包括下列步骤:(a)提供一基座;(b)在该基底上,形成复数个西洋棋盘式相交错间隔的凹堑;(c)利用局部蚀刻,使每一个凹堑均被蚀刻出两个相对的倾斜侧壁,因而形成一斜凹堑;(d)在该基底中,形成复数个汲极/源极区,每一个汲极/源极区均因该些斜凹堑的设置,而在一第一方向上,以高低曲抵的方式延伸,而且各两相邻的汲极/源极区,均是以高低交错的方式曲折延伸,以便构成复数个大致为直立式的汲极/源通道区;(e)在该基底上,形成一闸极氧化物层;以及(f)在该闸极氧化物层上,形成复数个闸极区,每一个闸极区均因该些斜凹堑的设置,而在一第二方向上,以高低曲折的方式延伸,而且各相邻的闸极区,均是以高低交错的方式曲折延伸,其中该第二方向是与第一方向垂直。10.如申请专利范围第9项所述之制造方法,其中每一斜凹堑的该两个倾斜侧壁,系位在该第一方向上。11.如申请专利范围第10项所述之制造方法,其中当该斜凹堑式唯读记忆体积体电路要进行程式化时,更包括下列步骤:(g)利用一离子植入法,将离子穿透闸极植入到指定的通道区中。12.如申请专利范围第11项所述之制造方法,其中该些闸极区的材料是矽化合物,而且厚度约为3000埃。13.如申请专利范围第12项所述之制造方法,其中该些闸极区的材料是复晶矽化合物。14.如申请专利范围第13项所述之制造方法,其中该基底是PC^-C型基底;步骤(d)是藉由0角植入NC^+C型的砷离子,以形成该些汲极/源极区;而且步骤(g)是藉由植入P型硼离子到指定的通道区中。15.如申请专利范围第14项所述之制造方法,其中砷离子的植入能量约为80kev,掺入量约为310C^15Catoms/cmC^2C;而且硼离子的植入能量约为180kev,掺入量约为210C^14Catoms/cmC^2C。16.如申请专利范围第15项所述之制造方法,其中该闸极氧化物层的厚度约在180至200埃之间。17.如申请专利范围第16项所述之制造方法,更包括形成护层、金属导线等步骤,以完成所要的唯读记忆体积体电路。第1a图是一种传统的唯读记忆体积体电路结构的部份上视示意图。第1b图是第1a图所示的唯读记忆体积体电路结构的前视剖面示意图。第1c图是第1a图所示的唯读记忆体积体电路结构的侧视剖面示意图。第2图是依照本发明一较佳实施例的一种斜凹堑式唯读记忆体积体电路之立体示意图,其中有一些部份被去除及剖面,以便清楚显示其内部结构。第3图是第2图所示的斜凹堑式唯读记忆体积体电路之部份上视示意图。第4a图是沿着第2图的4a-4a线剖开之剖面示意图。第4b图是沿着第2图的4b-4b线剖 |
