高密度唯读记忆体位址线解码结构

摘要

本发明系关于一种高密度唯读记忆体位址线解码结构，尤指一种可克服唯读记忆体崩溃电压过低而无法适用于较高电压场合及降低位址线解码构造过度占用晶片空间问题，主要为位在记忆区域两侧之各字元线间之间隙内分别形成如记忆区域之构造，经选择性写码步骤，使特定区域形成断路，据以构成位址线解码回路，据以使周边之逻辑闸可大幅减少，达到缩小占用面积外，更于前述位址线解码回路之电源端设置可限制对各字元线预充电电压之特定临界电压值之反或闸，使内部回路无虞因外加电压变动造成崩溃问题者。

主权项

1. 一种高密度唯读记忆体位址线解码结构,包括:两组位在记忆区域两侧之解码区域,此解码区域为以相同于记忆区域之阵列构造形成若干电晶体,并以离子植入使特定位置之电晶体切断,以合成出位址解码线路;于各解码区域之电源供应端串接有一受预充电讯号控制之充电电压限制电路,此电路为以一设定在崩溃电压値以下之临界値之逻辑闸推动一串接在电源上之电晶体构成;藉预充电讯号启动时,可藉逻辑闸之临界电压値设定对各记忆区域之各字元线之充电电压为低于崩溃电压,确实防止漏电者。2. 如申请专利范围第1项所述之高密度唯读记忆体位址线解码结构,其中位在各解码区之各字元线之末端更各别串接有受控制预充电讯号之电晶体者。3. 如申请专利范围第1项所述之高密度唯读记忆体位址线解码结构,其中各解码区域之各电晶体为恰配合记忆区域两侧之各外伸字元线之间距之间,以达到高密度者。4. 如申请专利范围第1项所述之高密度唯读记忆体位址线解码结构,其中各解码区域之外伸控制线与送入之各位址线之间各别串接有逻辑闸,各逻辑闸之一端为并联连接该预充电讯号,可在进行预充电之际,令各逻辑闸切断位址线之讯号者。5. 如申请专利范围第1项所述之高密度唯读记忆体位址线解码结构,其中各解码区域为分别对应于各字元线以多数电晶体并联接地连接构成者。6. 如申请专利范围第1项所述之高密度唯读记忆体位址线解码结构,其中该各组逻辑闸可为反或闸者。图示简单说明:第一图:系高密度唯读记忆体之俯视示意图。第二图:系第一图唯读记忆体之等效电路图。第三图:系运用静态逻辑闸构成解码电路之电路示意图。第四图:系习知记忆区域之布局示意图。第五图:系本发明之解码电路构造示意图。