| 主权项 |
1. 在一种具有以复数个半区段形成之阵列装置之半导体积体电路记忆装置中,该复数个半区段中之每一个半区段包括有:复数个记忆单元,该等记忆单元排列成矩阵形式,其中列者形成字线(Word Line),而和该等字线列交叉之行则形成位元线(Bit Line),每一个该记忆单元则包括有一个具有一源极,一汲极,一浮动闸极,和控制闸极之浮动闸电晶体;复数个半区段位元线装置,每一个该半区段位元线装置和每一个该列中的记忆单元之汲极相连接而使得被连接至该半区段位元线装置之该记忆单元形成一个行,和使得于该行中之该记忆单元被以平行方式和该半区段位元线装置相连接;用于选择半区段,被操作地耦合至该复数个半区段位元线(Bit Line)装置之装置;在每一个该列中的该记忆单元之该控制闸被连接至其中一个该字线,而该记忆单元之该源极则与一分离式个别接地线相连接;接地线电路装置(322),用于产生一半区段接地线讯号,于该被选择区段处于清除操作期间,该复数个区段中之未被选择区段将不会受到影响;以及该分离式个别接地线被接至该接地线电路装置,用于接收该半区段接地线讯号。2. 如申请专利范围第1项之半导体积体电路记忆装置,其中该接地线电路装置反应于半区段选择讯号而产生半区段接地线讯号,该半区段接地线讯号于选择之该半区段在清除作用期间被设定于某一预先决定之正电位。3.如申请专利范围第2项之半导体积体电路记忆装置,其中该半区段接地线讯号于作用期间,于未被选择之该半区段将处于接地电位。4. 如申请专利范围第2项之半导体积体电路记忆装置,其中该用以选择半区段之装置包括有复数个半区段选择电晶体,其中每一个选择电晶体具有一个源极,一个汲极,和一个闸极。5. 如申请专利范围第4项之半导体积体电路记忆装置,其中每一个该半区段位元线装置被连接至其中一个该半区段选择电晶体之源极。6. 如申请专利范围第5项之半导体积体电路记忆装置,其中该半区段选择电晶体之该闸极被连接以接收半区段选择讯号。7. 如申请专利范围第2项之半导体积体电路记忆装置,其中该预先决定之正电位接近于+5伏特。8. 如申请专利范围第1项之半导体积体电路记忆装置,尚包括有一负电源供应器装置,用于当处于清除操作期间,能产生并供应一相当之负电位至被选择区段内之该记忆单元之该控制闸。9. 如申请专利范围第8项之半导体积体电路记忆装置,其中该负电位接近于-12伏特。10. 在一种具有以复数个半区段形成之阵列装置之半导体积体电路记忆装置中,该复数个半区段中之每一个半区段包括有:复数个记忆单元,该等记忆单元排列成矩阵形式,其中列者形成字线(Word Line),而和该等字线列交叉之行则形成位元线(Bit Line),每一个该记忆单元则包括有一个具有一源极,一汲极,一浮动闸极,和一控制闸极之浮动闸电晶体;复数个半区段位元线装置,每一个该半区段位元线装置和每一个该列中的记忆单元之汲极相连接而使得被连接至该半区段位元线装置之该记忆单元形成一个行,和使得于该行中之该记忆单元被以平行方式和该半区段位元线装置相连接;用于选择半区段,被操作地耦合至该复数个半区段位元线(Bit Line)装置之装置;在每一个该列中的该记忆单元之该控制闸被连接至其中一个该字线,而该记忆单元之该源极则与一分离式个别接地线相连接;复数个接地线电路装置(322),用于产生多重半区段接地线讯号,于该被选择区段处于清除操作期间,该复数个区段中之未被选择区段将不会受到影响;以及该分离式个别接地线被接至该多数个接地线电路装置之其中一相配合之接地线电路装置,以接收该多重半区段接地线讯号中之其中相对应信号。11. 如申请专利范围第10项之半导体积体电路记忆装置,其中该复数个接地线电路装置中之每一个反应其相对应之半区段选择讯号而产生一相对应之其中之一多重半区段接地线讯号,此接地线讯号于清除发生期间,于选择之该半区段设定于某一预先决定之正电位。12. 如申请专利范围第11项之半导体积体电路记忆装置,其中于清除发生期间,于未被选择的该半区段内的每一个该多重半区段接地地线讯号将处于接地电位。13.如申请专利范围第10项之半导体积体电路记忆装置,其中该用以选择半区段之装置包括有复数个半区段选择电晶体,而每一个选择电晶体具有一个源极,一个汲极,一个闸极。14. 如申请专利范围第13项之半导体积体电路记忆装置,其中每一个该半区段位元线装置被接至其之一该半区段选择电晶体之源极。15. 如申请专利范围第14项之半导体积体电路记忆装置,其中该半区段选择电晶体之该闸极连接以接收半区段选择讯号。16. 如申请专利范围第11项之半导体积体电路记忆装置,其中该预先决定之正电位为接近于+5伏特。17. 如申请专利范围第10项之半导体积体电路记忆装置,尚包括有负电源供应器装置,用于在清除操作期间,能产生并供应一相当负电位至被选择区段内之该记忆单元之该控制闸。18. 如申请专利范围第17项之半导体积体电路记忆装置,其中该负电位为接近于-12伏特。19.在一种具有以复数个半区段形成之阵列装置之半导体积体电路记忆装置中,该复数个半区段中之每一个半区段包括有复数个记忆单元,该等记忆单元排列成矩阵形式,其中列者形成字线(Word Line),而和该等字线列交叉之行则形成位元线(Wit Line),每一该记忆单元包括有一个浮动闸,一个控制闸,一连接至分离之独立接地线之源极区域,及一个耦合至其中之一位元线的汲极区域,而其中每一个记忆单元可优越地藉着转换热电子进入其浮点闸而规划,并藉着将电子从其浮点闸透纳至其源极区而优越地清除,该复数个半区段中之每一个半区段包括:每一个记忆单元之该控制闸,于快速清除操作期间,接收一相对之负电位;用于产生一半区段接地线讯号之接地线电路装置(322),该分离之独立接地线被接至该接地线电路装置,以接收该半区段接地线讯号。20. 如申请专利范围第19项之半导体积体电路记忆装置,其中该半区段接地线讯号,于快速清除操作期间,于选择之该半区段内的这些讯号被设定于某一预先决定之正电位,而于未被选择之该半区段内的这些讯号被设定于接地电位。图示简单说明:第1图系显示先前技艺中具有一阵列VSS电路之负电源供应器之方块图;第2图系显示第1图中阵列VSS电路之详细概略电路图;第3图系显示依据本发明之原理所设计的一个半区段接地线电路之概略电路图;和第4图系显示依据本发明之结构的快速可用电清除,规划 |
