| 主权项 |
1. 一种用于自重设CMOS(SRCMOS)电路之RESET(重设)电路,能以长时钟周期及短时钟周期稳定操作自消除碰撞讯号,该RESET电路包括:一连接至一节点以因应于一RESET信号而对该节点预充电之充电路径;一连接至该节点之放电路径,其含有接地中断装置可防止该节点之放电;一连接至该节点并因应于该节点之放电而供产生该RESET信号之闩锁;以及一具有多路径之时钟输入电路,其中之第一路径系连接至该接地中断装置,而第二路径系连接至该放电路径并因应于该RESET信号以供致能该节点之放电,该第二路径之时间延迟较第一路径者为大,使得当该充电路径对该节点预充电之时,接地中断装置可防止该节点之放电。2.根据申请专利范围第1项之用于SRCMOS电路的RESET电路,其中之放电路径含有串联于该节点及接地点间之一第一场效电晶体(FET)以及一第二FET,该第二FET为接地中断装置,而第一路径则控制该第二FET导通或未导通状态。3. 根据申请专利范围第2项之用于SRCMOS电路的RESET电路,另包含一提供逻辑或(OR)作用之第一闸,该第一闸具有一连接来接收该RESET信号之第一输入,以及一连接至该第二路径的第二输入。4. 根据申请专利范围第3项之用于SRCMOS电路的RESET电路,其中之第二路径含有一提供逻辑及(AND)作用之第二闸,该第二闸具有一连接来接收一信号以供于次一周期中致能一重设产生的第一输入,以及一供接收一时钟信号的第二输入。5. 根据申请专利范围第4项之用于SRCMOS电路的RESET电路,其中之第二路径另含一提供逻辑及(AND)作用之第三闸,该第三闸之一输出连接至第二闸之第二输入,该第三闸具有一连接来接收该时钟信号之第一输入,以及一连接来接收一延迟之时钟信号的第二输入,该第三闸之第二输入构成该时钟输入电路的第三路径。6. 根据申请专利范围第5项之用于SRCMOS电路的RESET电路,其中之充电路径含有一连接于一充电电压源及该节点之间的第三FET,该重设电路另含有连接于该闩锁之一输出及该第三FET之间的延迟装置,用以控制该节点之充电。7. 根据申请专利范围第6项之用于SRCMOS电路的RESET电路,其中之第一及第二FET为n通道FET,而第三FET为p通道FET,该第一闸为NOR闸,而该第二及第三闸为NAND闸。8. 根据申请专利范围第7项之用于SRCMOS电路的RESET电路,其中之闩锁包含一连接于该节点及接地点间之第三n通道FET,一连接于该充电电压源及该节点间之第二p通道FET,以及一反相器,该反相器之输入连接至该节点,而输出则连接至第三n通道FET与第二p通道FET之闸极。9. 根据申请专利范围第5项之用于SRCMOS电路的RESET电路,另包括一连接至该节点之第二放电路径,以及一提供逻辑或(OR)作用之第四闸,该第四闸之第一输入即为来自该闩锁之RESET信号,而第四闸之第二输入为一系统重设信号,该系统重设信号另可控制该第二放电路径,以使当该系统重设信号出现时,该节点可初始放电,然后再对该节点预充电以重设该RESET电路。10. 根据申请专利范围第9项之用于SRCMOS电路的RESET电路,其中之充电路径包含一连接于充电电压源及该节点间之第三FET,该RESET电路另包含连接于第四闸之输出与第三FET之间的延迟装置,用以控制该节点之充电。11.根据申请专利范围第10项之用于SRCMOS电路的RESET电路,其中之第一及第二FET为n通道FET,第三FET为p通道FET,第一及第四闸为NOR闸,而第二及第三闸为NAND闸。12. 根据申请专利范围第11项之用于SRCMOS电路的RESET电路,其中之闩锁包含一连接于该节点及接地点间之第三n通道FET,一连接于该充电电压源及该节点间之第二p通道FET,以及一反相器,该反相器之输入连接至该节点,而输出则连接至第三n通道FET与第二p通道FET之闸极。图示简单说明:图1所示为基本SRCMOS电路之示意图;图2所示为图1之SRCMOS电路所用之RESET产生电路的范例示意图;图3所示为对图2 RESET电路之逻辑模拟器予以分析所得之时序图;图4所示为本发明之RESET电路的意图;图5所示为SRCMOS电路之一部分的示意图,该部分系用以检测资讯到达,例如是来自某阵列之位址;图6所示为图4 RESET电路之逻辑模拟器之结果的时序图;以及 |
