| 主权项 |
1. 一种半导体积体电路装置之制造方法,为在半导体基板上具有配线层之半导体积体电路装置之制造方法,包含有:(a) 在半导体基板上形成互为邻接之多数配线的工程;(b) 在上述配线之上面及侧面以氮化矽形成之帽绝缘膜及侧壁绝缘膜被覆的工程;(c) 在上述半导体基板上,以较上述氮化矽具较快蚀刻速度之材料形成上面为平坦之绝缘膜,并被覆上述帽绝缘膜及侧壁绝缘膜的工程;(d) 在上述绝缘膜之上面,以较该绝缘膜具较慢蚀刻速度之材料沈积形成光罩后,于该光罩之中开口形成位于上述互为邻接之配线间之连接孔形成区域的工程;及(e) 蚀刻除去从上述光罩之开口区域露出之上述绝缘膜,据此俾藉上述帽绝缘膜及侧壁绝缘膜来形成自动调整状态下界定之连接孔的工程。2. 一种半导体积体电路装置之制造方法,为在半导体基板上具有配线层之半导体积体电路装置之制造方法,包含有:(a) 在半导体基板上形成互为邻接之多数配线的工程;(b) 在上述配线之上面及侧面以氮化矽形成之帽绝缘膜及侧壁绝缘膜被覆的工程;(c) 在上述半导体基板上,以较上述氮化矽具较快蚀刻速度之材料形成上面为平坦之绝缘膜,并被覆上述帽绝缘膜及侧壁绝缘膜的工程;(d) 在上述绝缘膜之上面,以较该绝缘膜具较慢蚀刻速度之材料沈积形成光罩后,于该光罩之中开口形成位于上述互为邻接之配线间之连接孔形成区域的工程;(e) 蚀刻除去从上述光罩之开口区域露出之上述绝缘膜,据此俾藉上述帽绝缘膜及侧壁绝缘膜来形成自动调整状态下界定之连接孔的工程;及(f) 在形成有上述连接孔之半导体基板上沈积导体膜后,对该导体膜施予蚀埋(etch back),据以使导体膜埋入上述连接孔内的工程。3. 如申请专利范围第2项之半导体积体电路装置之制造方法,其中上述光罩及导体膜系由低电阻多晶矽形成者。4. 一种半导体积体电路装置之制造方法,其系用来制造具备有:构成在半导体基板上所形成记忆体单元选择MISFET之闸极的字元线;及在上述字元线之上层延伸配置成与上述字元线之延伸方向直交的位元线;及在上述位元线之上层设置资讯储存用电容器而成之具电容器覆盖位元线(COB)构造之记忆体单元之DRAM的半导体积体电路装置之制造方法;其具有下述工程:(a) 将上述字元线之上面及侧面以氮化矽形成之第1帽绝缘膜及第1侧壁绝缘膜加以被覆的工程;(b) 在上述半导体基板上,以较上述氮化矽具较快蚀刻速度之材料形成上面为平坦之第1绝缘膜,俾将上述第1帽绝缘膜及第1侧壁绝缘膜被覆的工程;(c) 在上述第1绝缘膜上面,以较该第1绝缘膜具较慢蚀刻速度之材料沈积形成第1光罩后,于该第1光罩之中开口形成位于互为邻接字元线间之第1电容器用连接孔形成区域的工程;(d) 藉蚀刻除去从上述第1光罩之开口区域露出之第1绝缘膜部分,俾使上述记忆体单元选择MISFET之一方之半导体区域为露出之第1电容器用连接孔,以藉上述第1帽绝缘膜及第1侧壁绝缘膜进行自动调整状态下予以穿孔的工程;及(e) 在形成有上述第1电容器用连接孔之半导体基板上沈积第1导体膜后,对该第1导体膜进行蚀埋(etch back)俾将第1导体膜埋入上述第1电容器用连接孔内的工程。5. 一种半导体积体电路装置之制造方法,其系用来制造具备有:构成在半导体基板上所形成记忆体单元选择MISFET之闸极的字元线;及在上述字元线之上层延伸配置成与上述字元线之延伸方向直交的位元线;及在上述位元线之上层设置资讯储存用电容器而成之具电容器覆盖位元线(COB)构造之记忆体单元之DRAM的半导体积体电路装置之制造方法;其具有下述工程:(a) 将上述字元线之上面及侧面以氮化矽形成之第1帽绝缘膜及第1侧壁绝缘膜加以被覆的工程;(b) 在上述半导体基板上,以较上述氮化矽具较快蚀刻速度之材料形成上面为平坦之第1绝缘膜,俾将上述第1帽绝缘膜及第1侧壁绝缘膜被覆的工程;(c) 在上述第1绝缘膜上面,以较该第1绝缘膜具较慢蚀刻速度之材料沈积形成第2光罩后,于该第2光罩之中开口形成位于互为邻接字元线间之第1电容器用连接孔形成区域的工程;(d) 藉蚀刻除去从上述第2光罩之开口区域露出之第1绝缘膜部分,俾使上述记忆体单元选择MISFET之一方之半导体区域为露出位元线用连接孔,以藉上述第1帽绝缘膜及第1侧壁绝缘膜进行自动调整状态下予以穿孔的工程;及(e) 在形成有上述位元线用连接孔之半导体基板上沈积第1导体膜后,对该第1导体膜进行蚀埋(etch back)俾将第1导体膜埋入上述第1电容器用连接孔内的工程。6.一种半导体积体电路装置之制造方法,其系用来制造具备有:构成在半导体基板上所形成记忆体单元选择MISFET之闸极的字元线;及在上述字元线之上层延伸配置成与上述字元线之延伸方向直交的位元线;及在上述位元线之上层设置资讯储存用电容器而成之具电容器覆盖位元线(COB)构造之记忆体单元之DRAM的半导体积体电路装置之制造方法;其具有下述工程:(a) 将上述字元线之上面及侧面以氮化矽形成之第1帽绝缘膜及第1侧壁绝缘膜加以被覆的工程;(b) 在上述半导体基板上,以较上述氮化矽具较快蚀刻速度之材料形成上面为平坦之第1绝缘膜,俾将上述第1帽绝缘膜及第1侧壁绝缘膜被覆的工程;(c) 在上述第1绝缘膜上面,以较该第1绝缘膜具较慢蚀刻速度之材料沈积形成第1光罩后,于该第1光罩之中开口形成位于互为邻接字元线间之第1电容器用连接孔形成区域的工程;(d) 藉蚀刻除去从上述第1光罩之开口区域露出之第1绝缘膜部分,俾使上述记忆体单元选择MISFET之一方之半导体区域为露出之第1电容器用连接孔,以藉上述第1帽绝缘膜及第1侧壁绝缘膜进行自动调整状态下予以穿孔的工程;及(e) 在形成有上述第1电容器用连接孔之半导体基板上沈积第1导体膜后,对该第1导体膜进行蚀埋(etch back)俾将第1导体膜埋入上述第1电容器用连接孔内的工程。(f) 于上述第1导体膜之埋入工程后,在上述第1绝缘膜上沈积第2绝缘膜的工程;(g) 在上述第2绝缘膜上,以较上述第1绝缘膜及第2绝缘膜具较慢蚀刻速度之材料沈积形成第2光罩后,在该第2光罩之中,开口形成位于互为邻接之字元线间之位元线用连接孔形成区域的工程;(h) 藉蚀刻除去从上述第2光罩之开口区域露出之第2绝缘膜及第1绝缘膜,俾使上述记忆体单元选择MISFET之另一方之半导体区域露出之位元线连接孔,以藉上述第1帽绝缘膜及第1侧壁绝缘膜作自动调整之状态下予以穿孔的工程;及(i) 在形成有上述位元线用连接孔之半导体基板上沈积第2导体膜后,对该第2导体膜进行布局设计(Patternning)据以形成上述位元线的工程。7. 如申请专利范围第6项之半导体积体电路装置之制造方法,其中上述第1帽绝缘膜及第1侧壁绝缘膜系和在周边电路用之MISFET之闸极之上面及侧面所形成之帽绝缘膜及侧壁绝缘膜同时形成者。8. 如申请专利范围第6项之半导体积体电路装置之制造方法,其中上述第1光罩、第2光罩、第1导体膜及第2导体膜系以低电阻多晶矽形成者。9. 一种半导体积体电路装置之制造方法,系用以制造具备:构成半导体基板上所形成之记忆体单元选择MISFET之闸极的字元线;及延伸配置于上述字元线之上层且与上述字元线之延伸方向呈直交状的位元线;且在上述位元线之上层设置资讯储存用之电容器而成之电容器覆盖位元线构造之记忆体单元之DRAM的半导体积体电路装置的制造方法;其具有下述工程:(a) 藉由氮化矽形成之第1帽绝缘膜及第1侧壁绝缘膜将上述字元线之上面及侧面被覆的工程;(b) 在上述半导体基板上,以较上述氮化矽具较快蚀刻速之材料形成上面平坦之第1绝缘膜,俾将上第1帽绝缘膜及第1侧壁绝缘膜被覆的工程;(c) 在上述第1绝缘膜之上面,以较该第1绝缘膜具较慢蚀刻速度之材料沈积第1光罩后,于该第1光罩之中,开口形成位于互为邻接之字元线间之第1电容器用连接孔形成区域的工程;(d) 藉蚀刻除去从上述第1光罩之开口区域露出之第1绝缘膜部分,俾使上述记忆体单元选择MISFET之一方之半导体区域为露出之第1电容器用连接孔,以藉由上述第1帽绝缘膜及第1侧壁绝缘膜自动调整之状态下予以穿孔形成的工程;(e) 在形成有上述第1电容器用连接孔之半导体基板上沈积第1导体膜后,对该第1导体膜进行蚀埋(etch back)俾使第1导体膜埋入上述第1电容器用连接孔内的工程;(f) 于上述第1导体膜之埋入工程后,在上述第1绝缘膜上沈积第2绝缘膜的工程;(g) 在上述第2绝缘膜上,以较上述第1绝缘膜及第2绝缘膜具较慢蚀刻速度之材料沈积形成第2光罩后,在该第2光罩之中,开口形成位于互为邻接之字元线间之位元线用连接孔形成区域的工程;(h) 藉蚀刻除去从上述第2光罩之开口区域露出之第2绝缘膜及第1绝缘膜,俾使上述记忆体单元选择MISFET之另一方之半导体区域露出之位元线连接孔,以藉上述第1帽绝缘膜及第1侧壁绝缘膜作自动调整之状态下予以穿孔的工程;(i) 在形成有上述位元线用连接孔之半导体基板上沈积第2导体膜后,对该第2导体膜进行布局设计(Patternning)据以形成上述位元线的工程。(j) 藉氮化矽形成第2帽绝缘膜及第2侧壁绝缘膜将上述位元线之上面及侧面被覆的工程;(k) 在上述第2绝缘膜上,以较上述氮化矽具较慢蚀刻速度之材料沈积形成上面为平坦之第3绝缘膜俾将上述第2帽绝缘膜及第2侧壁绝缘膜被覆的工程;( 在上述第3绝缘膜之上面,以较该第3绝缘膜具较慢蚀刻速度之材料沈积形成第3光罩后,于该第3光罩之中,开口形成第1电容器用连接孔形成区域的工程;( 藉蚀刻除去从上述第3光罩之开口区域露出之第3绝缘膜及第2绝缘膜部分,俾使埋入于上述第1电容器用连接孔内之第1导体膜呈露出状之第2电容器用连接孔,以藉由上述第2帽绝缘膜及第2侧壁绝缘膜作自动调整之状态下予以穿孔形成的工程;及( 在形成有上述第2电容器用连接孔之半导体基板上沈积第3导体膜后,对该第3导体膜进行布局设计俾形成上述资讯储存用电容器中之第1电极之一部分的工程。10. 如申请专利范围第9项之半导体积体电路装置之制造方法,其中上述第1帽绝缘膜及第1侧壁绝缘膜系和在周边电路用之MISFET之闸极之上面及侧面所形成之帽绝缘膜及侧壁绝缘膜同时形成者。11. 如申请专利范围第9项之半导体积体电路装置之制造方法,其中上述第1光罩、第2光罩、第3光罩、第1导体膜、第2导体膜及第3导体膜系以低电阻多晶矽形成者。12. 一种半导体积体电路装置之制造方法,其系用制造具备有:构成在半导体基板上所形成记忆体单元选择MISFET之闸极的字元线;及在上述字元线之上层延伸配置成与上述字元线之延伸方向直交的位元线;及在上述位元线之上层设置资讯储存用电容器而成之具电容器覆盖位元线(COB)构造之记忆体单元之DRAM的半导体积体电路装置之制造方法;其具有下述工程:(a) 将上述字元线之上面及侧面以氮化矽形成之第1帽绝缘膜及第1侧壁绝缘膜加以被覆的工程;(b) 在上述半导体基板上,以较上述氮化矽具较快蚀刻速度之材料形成上面为平坦之第1绝缘膜,俾将上述第1帽绝缘膜及第1侧壁绝缘膜被覆的工程;(c) 在上述第1绝缘膜上面,以较该第1绝缘膜具较慢蚀刻速度之材料沈积形成第2光罩后,于该第2光罩之中开口形成位于互为邻接字元线间之第1电容器用连接孔形成区域的工程;(d) 藉蚀刻除去从上述第2光罩之开口区域露出之第1绝缘膜部分,俾使上述记忆体单元选择MISFET之一方之半导体区域为露出之位元线用连接孔,以藉上述第1帽绝缘膜及第1侧壁绝缘膜进行自动调整状态下予以穿孔的工程;(e) 在形成有上述位元线用连接孔之半导体基板上沈积第1导体膜后,对该第1导体膜进行蚀埋(etch back)俾将第1导体膜埋入上述第1电容器用连接孔内的工程;(f) 将上述位元线之上面及侧面以氮化矽形成之第2帽绝缘膜及第2侧壁绝缘膜予以被覆之工程;(g) 在上述第1绝缘膜上,以较上述氮化矽具较快蚀刻速度之材料沈积形成上面为平坦之第3绝缘膜,并将上述第2帽绝缘膜及第2侧壁绝缘膜被覆的工程;(h) 在上述第3绝缘膜之上面,以较上述第3绝缘膜具较慢蚀刻速度之材料沈积形成第3光罩后,于该第3光罩之中开口形成位于互为邻接之字元线间及互为邻接之位元线间之第1电容器用连接孔形成区域的工程;(i) 蚀刻除去从上述第3光罩之开口区域露出之第1绝缘膜及第3绝缘膜部分,藉以使上述记忆体单元选择MISFET之另一方之半导体区域呈露出状之第1电容器用连接孔,以藉上述第1帽绝缘膜、第1侧壁绝缘膜、第2帽绝缘膜及第2侧壁绝缘膜自动调整之状态下穿孔形成的工程;及(j) 在上述第1电容器用连接孔形成后之半导体基板上沈积第3导体膜后,对该第3导体膜上施予图型布局,据以形成上述资讯储存用电容器中之第1电极之一部分的工程。13. 如申请专利范围第12项之半导体积体电路装置之制造方法,其中上述第1帽绝缘膜及第1侧壁绝缘膜系和在周边电路用之MISFET之闸极之上面及侧面所形成之帽绝缘膜及侧壁绝缘膜同时形成者。14. 如申请专利范围第12项之半导体积体电路装置之制造方法,其中上述第2光罩、第3光罩、第2导体膜及第3导体膜系以低电阻多晶矽形成者。15. 一种半导体积体电路装置之制造方法,其系用来制造具备有:构成在半导体基板上所形成记忆体单元选择MISFET之闸极的字元线;及在上述字元线之上层延伸配置成与上述字元线之延伸方向直交的位元线;及在上述位元线之上层设置资讯储存用电容器而成之具电容器覆盖位元线(COB)构造之记忆体单元之DRAM的半导体积体电路装置之制造方法;其具有下述工程:(a) 将上述位元线之上面及侧面以氮化矽形成之第2帽绝缘膜及第2侧壁绝缘膜加以被覆的工程;(b) 在上述半导体基板上,以较上述氮化矽具较快蚀刻速度之材料形成上面为平坦之绝缘膜,俾将上述第2帽绝缘膜及第2侧壁绝缘膜被覆的工程;(c) 在上述绝缘膜上面,以较该绝缘膜具较慢蚀刻速度之材料沈积形成光罩后,于该光罩之中开口形成位于互为邻接位元线间之第1电容器用连接孔形成区域的工程;(d) 藉蚀刻除去从上述光罩之开口区域露出之绝缘膜部分,俾使上述记忆体单元选择MISFET之一方之半导体区域呈露出状之第1电容器用连接孔,以藉上述第2帽绝缘膜及第2侧壁绝缘膜进行自动调整状态下予以穿孔形成的工程;及(e) 在形成有上述第2电容器用连接孔之半导体基板上沈积形成导体膜后,对该导体膜进行图型布局,据以形成上述资讯储存用电容器中之第1电极之一部份的工程。16. 一种半导体积体电路装置,其具备:构成半导体基板上所形成记忆体单元选择MISFET之闸极的字元线;及在上述字元线之上层延伸配置成与上述字元线之延伸方向呈直交的位元线;及在上述位元线之上层设置资讯储存用电容器而成之具电容器覆盖位元线(COB)构造之记忆体单元之DRAM者;其构成特征为具有:(a) 由被覆上述字元线之上面及侧面之氮化矽形成的第1帽绝缘膜及第1侧壁绝缘膜;(b) 由被覆上述位元线之上面及侧面之氮化矽形成的第2帽绝缘膜及第2侧壁绝缘膜;(c) 被覆上述第1帽绝缘膜及第1侧壁绝缘膜之上面为平坦的第1绝缘膜;(d) 藉上述第1帽绝缘膜及第1侧壁绝缘膜自动调整界定之状态下,穿孔形成使上述记忆体单元选择MISFET之一方之半导体区域呈露出状的第1连接孔;(e) 埋入上述第1连接孔内的第1导体膜;(f) 藉上述第2帽绝缘膜及第2侧壁绝缘膜自动调整界定之状态下,穿孔形成使上述第1导体膜之上面呈露出状的第1连接孔;及(g) 形成于上述第2连接孔内且与上述第1导体膜成电连接状态的第2导体膜。17. 如申请专利范围第16项之半导体积体电路装置,其中上述第1导体膜及第2导体膜为上述记忆体单元之资讯储存用电容器中之下部电极之一部分者。图示简单说明:图1:本发明一实施例之半导体积体电路装置之记忆体单元区域之重要部分断面图。图2:图1之半导体积体电路装置之周边电路区域之重要部分断面图。图3:图1之半导体积体电路装置之记忆体单元区域之重要部分平面图。图4:图1之半导体积体电路装置之记忆体单元区域之重要部分平面图。图5:图1之半导体积体电路装置之制造工程中之重要部分断面图。图6:图1之半导体积体电路装置之接续于图5之制造工程中之重要部分断面图。图7:图1之半导体积体电路装置之接续于图6之制造工程中之重要部分断面图。图8:图1之半导体积体电路装置之接续于图7之制造工程中之重要部分断面图。图9:图1之半导体积体电路装置之接续于图8之制造工程中之重要部分断面图。图10:图1之半导体积体电路装置之接续于图9之造工程中之重要部分断面图。图11:图1之半导体积体电路装置之接续于图10之制造工程中之重要部分断面图。图12:图1之半导体积体电路装置之接续于图11之制造工程中之重要部分断面图。图13:图1之半导体积体电路装置之接续于图12之制造工程中之重要部分断面图。图14:图1之半导体积体电路装置之接续于图13之制造工程中之重要部分断面图。图15:图1之半导体积体电路装置之接续于图14之制造工程中之重要部分断面图。图16:图1之半导体积体电路装置之接续于图15之制造工程中之重要部分断面图。图17:图1之半导体积体电路装置之接续于图16之制造工程中之重要部分断面图。图18:图1之半导体积体电路装置之接续于图17之制造工程中之重要部分断面图。图19:图1之半导体积体电路装置之接续于图18之制造工程中之重要部分断面图。图20:图1之半导体积体电路装置之接续于图19之制造工程中之重要部分断面图。图21:图1之半导体积体电路装置之接续于图20之制造工程中之重要部分断面图。图22:图1之半导体积体电路装置之图21之制造工程中之重要部分平面图。图23:图22之XXⅢ—XXⅢ线之断面图。图24:图22之XXⅣ—XXⅣ线之断面图。图25:图1之半导体积体电路装置之接续于图21之制造工程中之重要部分断面图。图26:图1之半导体积体电路装置之接续于图25之制造工程中之重要部分断面图。图27:图1之半导体积体电路装置之接续于图26之制造工程中之重要部分断面图。图28:图1之半导体积体电路装置之接续于图27之制造工程中之重要部分断面图。图29:图1之半导体积体电路装置之接续于图28之制造工程中之重要部分断面图。图30:图1之半导体积体电路装置之接续于图29之制造工程中之重要部分断面图。图31:图1之半导体积体电路装置之接续于图30之制造工程中之重要部分断面图。图32:图1之半导体积体电路装置之接续于图31之制造工程中之重要部分断面图。图33:本发明另一实施例之半导体积体电路装置之记忆体 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