| 主权项 |
1.一种界面电路,用以使资讯传输于电脑局部滙流排与至少一第一周边装置界面之间,此电路包括有:一具有读取推进缓冲器之读取缓冲器,连接于电脑局部滙流排与第一周边装置界面之间之读取缓冲器,用以储存由第一周边装置界面所接受之输入资料,及用以使输入资料传输至电脑局部滙流排上;一连接于电脑局部滙流排与第一周边装置界面之间之写录缓冲器,用以储存接收自电脑局部滙流排之输出资料及用以使此输出资料传输至第一周边装置界面上;及一控制状态机器,与所述之读取缓冲器和写录缓冲器相连接,用以提供若干控制信号予其写录缓冲器及读取缓冲器,用以分别控制输出资料和输入资料之储存及传输。2.根据申请专利范围第1项之电路,其读取缓冲器更包括连接于读取推进缓冲器与第一周边装置界面间之资料输入锁存器;及其中所述电路进一步包括有装置使该资料输入锁存器连接于读取推进缓冲器与第一周边装置界面之间。3.根据申请专利范围第2项之电路,其中所述之装置使资料输入锁存器连接于其读取推进缓冲器与第一周边装置界面之间,包括有周边资料输入多工器。4.根据申请专利范围第1项之电路,其写录缓冲器包括有与电脑局部滙流排相连接之资料输出锁存器;及连接于资料输出锁存器与第一周边装置界面间之资料输出多工器。5.根据申请专利范围第1项之电路,更包括有与其控制状态机器相连接之读取推进计数器,用以使来自第一周边界面之许多输入资料字组予以计数。6.根据申请专利范围第1项之电路,更包括有与其控制状态机器相连接之组构暂存器。7.根据申请专利范围第6项之电路,其控制状态机器包括有逻辑回路,用以侦检来自电脑局部滙流排之许多组构参数之一,及用以使此组构参数储存于组构暂存器中。8.根据申请专利范围第6项之电路,其控制状态机器包括有逻辑回路,用以侦检来自电脑局部滙流排之许多装置参数之一,及用以使此周边装置参数储存于组构暂存器中。9.根据申请专利范围第8项之电路,其控制状态机器包括有逻辑回路,用以侦检来自电脑局部滙流排之许多周边装置命令之一,及用以确定各周边装置命令之目的地。10.根据申请专利范围第1项之电路,其控制状态机器包括有逻辑回路,用以侦检来自电脑局部滙流排之许多周边装置命令之一,及用以利用周边装置命令以预测来自电脑局部滙流排内之次一输入资料命令。11.根据申请专利范围第5项之电路,其控制状态机器包括有逻辑回路,用以感测其读取推进计数器之计数及用以预测来自电脑局部滙流排内之次一输入资料命令。12.根据申请专利范围第1项之电路,更包括有逻辑回路,用以与第二周边装置界面相界面。13.根据申请专利范围第12项之电路,其第二周边装置界面系为ISA界面之子集。14.根据申请专利范围第12项之电路,其第二周边装置界面系为一绘图装置界面。15.根据申请专利范围第14项之电路,其第一周边装置界面系与至少一磁碟机相连接。16.根据申请专利范围第15项之电路,其中之磁碟机系为IDE界面之磁碟机。17.根据申请专利范围第1项之电路,其第一周边装置界面系与至少一磁碟机相连接。18.根据申请专利范围第17项之电路,其中之磁碟机系为IDE界面之磁碟机。19.根据申请专利范围第1项之电路,其第一周边装置界面系为绘图装置界面。图示简单说明:图1所示为CPU与硬碟机(先前技术)间传统型AT ISA界面之方块图。图2所示为CPU与绘图装置间传统型AT ISA界面(先前技术)之方块图。图3a所示为储存彩色资讯于记忆图内之缩整像素方法(先前技术)。图3b所示为储存彩色资讯于记忆图内之彩色平面方法(先前技术)。图4所示为CPU与一对硬碟机间之局部滙流排周边界面(LBPI)第一实施例方块图。图5所示为CPU与绘图装置间之CBPI第二实施例方块图。图6所示为CPU与一对硬碟机和一绘图装置间LBPI第三实施例方块图。图7所示为CPU与一对硬碟机间之LBPI电路之第一实施例详细方块图。图8a所示为三完整传统型ISA滙流排磁碟读取循环,其中之CPU记忆器写录较磁碟读取为慢(先前技术)。图8b所示为三完整LBPI磁碟读取循环,其中,根据第一实施例,其CPU记忆器写录较磁碟读取为慢。图9a所示为三完整传统型ISA滙流排磁碟读取循环,其中CPU记忆器写录比磁碟读取为快速(先前技术)。图9b所示为三完整LBPI磁碟读取循环,其中,CPU记忆器写录较磁碟读取为快速。图10a所示为三完整传统型ISA滙流排磁碟写录循环,其中,CPU记忆器读取较磁碟写录为慢(先前技术)。图10b所示为三完整LBPI磁碟写录循环,其中,CPU记忆器读取较磁碟写录为慢。图11a所示为三完整传统型ISA滙流排磁碟写录循环,其中,CPU记忆器读取较磁碟写录为快速(先前技术)。图11b所示为三完整LBPI磁碟写录循环,其中,CPU记忆器读取较磁碟写录为慢。图12所示为第一实施例之控制状态机器内之状态机器之一之方块图。图13所示为第一实施例之控制状态机器之IDE端状态机器(ISM)部份方块图。图14a,14b,14c所示为第一实施例之控制状态机器之CPU端 |
