| 主权项 |
1. 一种交换元件,包含:数个输入介面,用以接收资料格;数个输出介面,用以传输资料格;一同享共用记忆体,由数个格记忆体组成;一输入交叉点电路,能将任何该数个输入介面连接于该数个格记忆体的任何之一;一输出交叉点电路,以将该数个格记忆体的任何之一连接于该输出介面的任何之一;以及控制器装置,用以控制那些该输入会被连接于那些格记忆体,及用以控制那些该输出会被连接于那些格记忆体,该控制器装置包含:一链结表随机存取记忆体;一组多优先权伫列用于每一该输出介面,在该组内之该伫列驻于该随机存取记忆体,且包含:连接位址;伫列优先权辨识器;以及辨识元之一先进先出链结表至该同享共用记忆体内之该格记忆体。2. 如申请专利范围第1项所述之装置,其中有八个输入线,每一能接收4-位元宽之半数元组,与八个输出线,每一能传输4-位元宽之半数元组,且其中该同享共用记忆体包含32个格记忆体。3. 如申请专利范围第2项所述之装置,其中有五个多优先权伫列用于该八个输出线而形成总计有40格虚拟伫列。4. 如申请专利范围第1项所述之装置,其中每一该有源的伫列代表一个经由一交换组织之连接,该连接被界定成在一特定优先权下由该交换组织内之一确立且固定的通路将一资料传输器连接至一资料接收器。5. 在一种交换元件中,包含有数个输入介面、数个输出介面、一个具有数个格记忆体之共用记忆体、一控制器、以及一装置,可反应于该控制器以将任何一个该输入线与任何一个该输出介面连接于该格记忆体的任何之一,一种用以将一格资料由任何输入介面交换为任何输出介面之方法,包含下列步骤:在一输入介面上接收该格资料,并就此输入介面将该格储存在该控制器所指定之格记忆体;使用该控制器来检查该格之标签部分,该标签部分辨识该格所必须被导向至之输出介面;使用该控制器,利用添加该已储存有该格之格记忆体的辨识元于一链结表,而将该格加到一伫列;使用该控制器,在其有所须之输出可用时,以利用将该储存有该格的格记忆体连接于该格所须之输出介面,而将格由伫列除去;以及在所须的输出介面上传输该格。6. 如申请专利范围第5项所述之方法,进一步能将具有不同优先权之格资料送至一输出介面,其进一步包含下列步骤:使用该控制器来检查该格之标签部分,该标签部分额外地辨识该格正被传输之优先权;使用该控制器,以利用添加该已储存有该格之格记忆体的辨识元至一个具有特定优先权的链结表,来将该格依其优先权加到一伫列;以及使用该控制器,在其有所须之输出介面可用于接收具有此种格之优先权的格时,以利用将该储存有该格之格记忆体连接于该格所须之输出介面,而将该格由一伫列中去除。7. 如申请专利范围第1项所述之装置,其中该多优先权伫列进一步包含一装置,以指定有关该数个伫列之每一子集有关的带宽指派。8. 如申请专利范围第7项所述之装置,其中该控制器进一步包含一伫列服务顺序表,以在一格周期之际决定该数个带宽伫列之服务顺序。图示简单说明:第1图为ATM交换组织架构之习知技艺的ATM交换元件方块图。第2图为依据本发明所实施例之ATM交换组织架构方块图。第3图为一方块图,显示依据本发明之ATM交换组织架构所构建具有路径表电路与交换元件电路的交换组织架构部份之例。第4图为具有依据本发明之外部SRAM的ATM交换元件方块图。第5图为具有依据本发明之格缓冲器共用的ATM交换元件方块图。第6图为一方块图,显示一位址多工器被耦合于依据本发 |
