| 主权项 |
1. 一种用以测试高速电路之联合信号径路中之联合逻辑块之方法,包含步骤:计算一延迟値,其中,如测试时钟频率低于电路之额定频率,则该延迟値等于在测试期间中需加于联合信号径路中之延迟量,以模拟在额定之频率上测试该联合逻辑块;施加在测试时钟频率上之一测试刺激至该信号径路;加进该计算之延迟于信号径路中,俾测试刺激传播通过受该计算之延迟之电路之联合逻辑块;记录电路之输出反应;及比较输出反应及预期之正确反应。2. 如申请专利范围第1项所述之方法,其中,使用一可控制延迟元件加进延迟于联合信号径路中,此元件包含于联合信号径路中。3. 一用以测试高速电路之联合信号径路中之联合逻辑块之方法,包含步骤:计算一延迟値,其中,如测试时钟频率低于电路之额定频率,则该延迟値等于在测试期间中需加于联合信号径路中之延迟量,以模拟在额定之频率上测试该联合逻辑块;产生一时钟信号,俾加进该计算之延迟于信号径路中,其中,时钟信号频率等于测试时钟频率;依据时钟信号旋加一测试刺激于电路中;记录电路之输出反应;及比较输出反应及预期之正确反应。4. 如申请专利范围第3项所述之方法,其中,使用一可控制延迟元件加进延迟于联合信号径路中,此元件包含于联合信号径路中。5. 一种用以测试单时钟同步高速数位电路中之联合逻辑块之方法,包含步骤:计算一延迟値,其中,如测试时钟频率于电路之额定频率,则该延迟値等于在测试期间中需加于联合信号径路中之延迟量,以模拟在额定之频率上测试该联合逻辑块;产生至少一时钟信号,俾加进该计算之延迟于信号径路中,其中,该至少一时钟信号之频率等于测试时钟频率;依据该至少一时钟信号,施加一测试刺激于电路中;记录电路之输出反应;及比较输出反应及预期之正确反应。6. 如申请专利范围第5项所述之方法,其中,一可控制延迟元件包含于联合信号径路中。7. 如申请专利范围第6项所述之方法,其中,该可控制延迟元件连接于联合信号径路中一二闩元件及联合逻辑块之间。8. 如申请专利范围第6项所述之方法,其中,该可控制延迟元件为一静态元件。9. 如申请专利范围第6项所述之方法,其中,该可控制延迟元件逼一动态元件。10. 如申请专利范围第7项所述之方法,其中,产生至少一时钟信号之步骤另包含产生一第一及一第二时钟信号之步骤,其中,第一时钟信号用以控制电路中之定时元件,且其中,第二时钟信号具有特性,此为所计算之延迟之函数,并用以操纵可控制延迟元件,俾加延迟于电路之信号径路中。11. 如申请专利范围第6项所述之方法,其中,该可控制延迟元件包含于联合信号径路中,作为一三闩元件之一中间闩。12. 如申请专利范围第11项所述之方法,其中,产生至少一时钟信号之步骤另包含产生一第一及一第二时钟信号之步骤,其中,第一时钟信号用以测试联合逻辑块之定时作用及可控制延迟元件之逻辑作用,及其中,第二时钟信号用以测试可控制延迟元件之定时作用及联合逻辑块之逻辑作用。13. 一用以测试同步多时钟高速数位电路中之联合逻辑块之方法,包含步骤:计算一延迟値,其中,如测试时钟频率低于电路之额定频率,则该延迟値等于在测试期间中需加于联合信号径路中之延迟量,以模拟在额定之频率上测试该联合逻辑块;产生多个时钟信号,其中,多个时钟信号之每一个之频率等于测试时钟频率,且其中,多个时钟信号之一与所有其他时钟信号相差该计算出之延迟之一函数;依据多个时钟信号施加一测试刺激于电路中;记录电路之输出反应;及比较输出反应及预期之正确反应。14. 如申请专利范围第13项所述之方法,其中,该电路包含多个联合逻辑块,且其中,产生多个时钟信号之步骤另包含以所计算之延迟之函数改变多个时钟信号之每一个与所有其他时钟信号之关系,俾可使用在较电路之额定频率为低之测试时钟频率上所施加之测试刺激,以测试多个联合逻辑块之每一个。15. 一种用以测试同步高速数位电路之联合信号径路中之联合逻辑块之装置,包含:一产生装具,用以产生一时钟信号,俾加进一计算之延迟于信号径路中,其中,至少一时钟信号之频率等于测试时钟频率,及如测试时钟频率低于电路之额定频率,则延迟値等于在测试期间中需加于联合信号径路中之延迟量,俾模拟在额定频率上测试联合逻辑块;一施加装具,用以依据时钟信号施加一测试刺激于电路中;一记录装具,用以记录电路之输出反应;及一比较装具,用以比较输出反应及所储存之正确反应。16. 如申请专利范围第13项所述之装置,其中,该装置另包含一装具,用以计算该延迟値。17. 如申请专利范围第14项所述之装置,其中,该用以产生时钟信号之装具另包含一修改装具,用以使用所计算之延迟値来修改所产生之信号,俾操纵联合信号路径中所包含之一可控制延迟元件。18. 一种用以测试同步高速数位电路之联合信号径路中之联合逻辑块之装置,包含:一处理器,用以产生一时钟信号,俾加进一计算之延迟于信号径路中,其中,至少一时钟信号之频率等于测试时钟频率,及如测试时钟频率低于电路之额定频率,则延迟値等于在测试期间中需加于联合信号径路中之延迟量,俾模拟在额定频率上测试联合逻辑块;其中,该处理器依据时钟信号施加一测试刺激于电路中;其中,该处理器记录电路之输出反应;及其中,该处理器比较输出反应及所预期之正确反应。19. 如申请专利范围第18项所述之装置,另包含一延迟电路,用以加进该计算之延迟値于信号径路中。20.如申请专利范围第18项所述之装置,另包含一正反器,用以控制测试刺激之传播至联合逻辑块上。21.如申请专利范围第19项所述之装置,另包含一正反器,用以控制测试刺激之传播至联合逻辑块上。22.如申请专利范围第18项所述之装置,另包含一正反器,用以接受施加于受测试之联合逻辑块上之测试刺激。23. 如申请专利范围第19项所述之装置,另包含一正反器,用以接受施加于受测试之联合逻辑块上之测试刺激之传播。图示简单说明:图1显示含有联合逻辑块之单时钟同步高速数位电路中之联合信号径路。图2显示普通用作图1电路中之二闩元件之一主正反器及副正反器之一实施。图3显示可用于图1之电路之单时钟操作上之一时钟信号波形。图4显示依本发明技术修改之图1之电路,以包含一可控制延迟电路元件于联合信号径路中。图4B显示可用于图4A之电路中之一适当之可控制延迟元件。图5A为用于依本发明测试图4A之可控制元件之方法之流程图。图5B为用于以较低之时钟频率测试图4A之电路之联合逻辑元件之方法之流程图。图6A及6B显示时钟波形,此可用以施加一输入信号序列于图4A之电路中;及一控制信号波形,此可用以操纵图4A中之电路之可控制延迟元件。图7A显示一单时钟同步高速数位电路中之联合信号路径,此包含一可控制延迟元件在一三闩元件中。图7B显示一动态可控制延迟元件,此可包含于图7A之电路中,作为三闩元件之一部份。图7C为用于以测试时钟频率测试图7A之电路中之联合逻辑元件之方法之流程图。图8A及8B分别显示一正常及一测试时钟波形,此等可在以测试时钟频率测试图7A之期间中用以控制图7B之动态可控制延迟元件。图9显示二时钟同步高速数位电路中之联合信号径路。图10A及10B显示在以额定频率操作图9中之电路之期间中可使用之时钟波形。图10D及10C显示在以测试频率测试图9中之电路之期间中可使用之时钟波形。图11A及11B显示可施加于图9之电路中之时钟波形,用以控制依本发明方法加于联合信号径路中之延迟量。图12显示一二时钟同步高速数位电路中之联合信号路径,此包含多个联合逻辑元件分别置于多个主及副正反器之间。图13为用以依本发明测试图12之电路中之联合逻辑元件之方法之流程图。图14显示用于依本发明测试高速数位电路中之联合逻辑块 |
