| 主权项 |
1. 一种半导体积体电路装置,其特征为备有:同步于时钟讯号输入,而接收对于电源电压变成小讯号振幅之收讯讯号,以对应于此种收讯讯号之小讯号振幅之状态保持之闩锁电路之输入缓冲器。2. 如申请专利范围第1项之半导体积体电路装置,其中,上述收讯讯号系透过由终端电阻所终端之讯号传送线路传达者。3. 如申请专利范围第1项或第2项之半导体积体电路装置,其中,上述缓冲器系包含:接收上述收讯讯号与基准电路之第1导电型之差动MOSFET,与同步于上述收讯讯号所输入之时钟讯号为位于一方位准时变成ON状态而在共用化于上述差动MOSFET之源极供给一方之动作电型之第1导电型之第1开关MOSFET,与设于上述差动MOSFET之漏极与他方之动作电型间之负荷手段,与交叉连接源极与漏极,此种交叉连接点为连接于上述差动MOSFET之漏极所成之第1导电型之闩锁形态之MOSFET,与上述时钟讯号位于他方位准时变成ON状态而对于上述闩锁形态之MOSFET之源极供给上述一方之动作电型之第1导电型之第2开关MOSFET,与放大上述差动MOSFET,与放大上述差动MOSFET中一方之漏极电压而形成对应于上述一方之动作电压与他方动作电压之内部讯号。4. 如申请专利范围第3项之半导体积体电路装置,其中,在上述输入缓冲器,系并联地装设具有3状态输出机能之测试用之输入缓冲器,而通常动作时由测试模态之输出为变成高阻抗状态,测试模态时系由上述测试模态讯号使上述测试用之输入缓冲器变成动作状态,同时,上述之讯号收讯用之输入缓冲器系其输出实质上为变成高阻抗状态者。5. 如申请专利范围第3项之半导体积体电路装置,其中,上述放大电路,系装设有:输入用与输出用之CMOS反相器电路,与上述输入用之CMOS反相器电路之输出与输出用之CMOS反相器电路之输入间由上述时钟讯号所控制之CMOS电路所成之贯穿闩锁电路。6. 一种小振幅讯号收讯方法,其特征为:将在2个半导体积体电路装置同步于时钟讯号之讯号传达对于上述半导体积体电路装置之动作电压以小讯号振幅进行时,在收讯侧以其原状之讯号振幅同步于上述时钟讯号保持收讯讯号,而在包含传送给此种收讯侧之半导体积体电路装置之下一段闩锁电路之组合逻辑电路之讯号传达路径中放大上述小讯号振幅之收讯讯号。7. 如申请专利范围第6项之小振幅讯号收讯方法,其中,在上述小讯号振福之讯号传达,系由讯号线路与设在其终端之终端电阻所进行者。图式简单说明:图1系表示本发明一实施例之概略方块图。图2系表示图1之输入缓冲器一实施例之具体电路图。图3系说明有关本发明之输入缓冲器动作所作用之动作波形图。图4系表示图1之其他输入缓冲器一实施例之具体电路图。图5系表示图1之其他输入缓冲器一实施例之具体电路图。图6系表示图1之其他输入缓冲器一实施例之具体电路图。图7系表示图1之其他另外输入缓冲器一实施例之具体电路图。图8系用来说明在本发明之前由本发明人等所检讨之小振 |
