| 主权项 |
1.一种半导体记忆装置,其包括:一记忆阵列,其具有复数记忆块,上述各记忆块具有以行与列排列而成的复数记忆格;复数区域输入/输出滙流排,其与上述复数记忆块相连接,上述各区域输入/输出滙流排对相关记忆块内之被选择行进行资料的传送与接收;整体输入/输入滙流排,其与上述复数记忆块相连接;资料库活性化装置,其与上述各复数记忆块相连接,响应于第一资料库位址与一操作指令信号而被选择性的活性化,当上述资料库活动装置处于活性化态时,可活性化一相关之记忆块;复数资料库选择开关,其连接于上述复数区域输入/输出滙流排与上述整体输入/输出滙流排之间,用以电性连接上述复数区域输入/输出滙流排与上述整体输入/输出滙流排;以及资料库选择控制装置,其响应于一行选择操作指令信号与一资料库位址信号而与上述之行选择操作指令信号而将上述区域输入/输出滙流排之资料库选择开关给予活性化,上述区域输入/输出滙流排连接至被资料库位址信号所指定之记忆块。2.一种半导体记忆装置,其包括:一记忆阵列,其具有复数记忆块,上述各记忆块具有以行与列排列而成的复数记忆格;复数感应放大频带,其位于上述记忆阵列中相邻之记忆块之间,其会选择性地连接上述相邻记忆块之其中一个,而将记忆格之行资料给予感应与放大;复数记忆块隔离/连接装置,其介于上述记忆块与上述复数感应放大频带之间,当被活性化时可连接相关记忆块之各行与相关之感应放大频带;隔离/连接控制装置,其响应于可指定上述记忆阵列中之记忆块之资料位址信号而将记忆块隔离/连接装置非活性化,上述非活性化之记忆块隔离/连接装置位于与被位址之记忆块共享同一感应放大频带之一记忆块中;感应活性化控制装置,其连接至各上述复数感应放大频带,其响应于上述资料库位址信号与一感应活性化信号而将与上述被位址之记忆块所用之感应放大频带活性化,上述感应活性化控制装置包括:(a)储存装置,用以储存资料库位址资料,以将最近使用感应放大频带之记忆块指定;以及(b)决定装置,藉由上述储存装置与上述资料库位址信号所储存之资料库位址资料来决定是否发生冲突或未冲突;非活性化装置,如果上述决定装置决定为发生冲突的话,则响应于一阵列驱动活性化信号之活性化而将一相关之感应放大频带给予非活性化化;以及阵列驱动装置,其连接至各个上述记忆块,其响应于上述资料库位址信号,可指定列之列位址信号,以及上述阵列驱动活性化信号而将相关记忆块之一列驱动至被选择态,并将输出至上述感应活性化控制装置之上述感应活性化信号给予活性化,其中,上述阵列驱动装置与上述记忆块隔离/连接装置包括一隔离装置,上述隔离装置响应于被上述非活性化装置所造成之上述感应放大频带之非活性化而将相关记忆块至驱动至非活性化态,并将上述记忆块与上述感应放大频带相隔离。3.如申请专利范围第2项所述之半导体记忆装置,其中,各个上述阵列驱动装置包括一第一装置,上述第一装置响应于被上述非活性化装置所造成之上述感应放大频带之非活性化态,于一既定时期经过后,根据上述阵列驱动信号而将上述被位址之记忆块驱体至一活性化态。4.如申请专利范围第2项所述之半导体记忆装置,其更包括一第二装置,上述第二装置响应于被上述非活性化装置所造成之上述感应放大频带之非活性化态,于一既定时期内将一信号做外部输出,上述进行外部输出之信号会使一外部操作模式指令信号无法输入。5.如申请专利范围第2项所述之半导体记忆装置,其更包括一读取/输出装置以及一资料有效信号输出装置,上述读取/输出装置响应于一读取操作指令与一位址信号而与读取操作指令同步般使得被上述感应放大频带所放大之资料读取出,并将资料做外部输出,上述资料有效信号输出装置响应于上述读取操作指令信号与上述感应放大频带的非活性化化而外部输出一资料有效信号,上述资料有效信号显示出上述读取/输出装置进行有效资料的输出。6.如申请专利范围第5项所述之半导体记忆装置,其中,上述半导体记忆装置与一时钟信号同步操作,上述资料有效信号输出装置更包括一第一装置,上述第一装置可于上述读取/输出装置进行有效资料输出的时钟周期之前一个时钟周期将上述资料有效信号活性化。7.如申请专利范围第5项所述之半导体记忆装置,其中,上述资料有效信号输出装置更包括一第二装置,上述第二装置将上述资料有效信号以单发脉冲的形式输出。8.如申请专利范围第5项所述之半导体记忆装置,其中,上述资料有效信号输出装置更包括一第三装置,上述第三装置用以在有效资料输出期间,上述资料有效信号能达到活性化态。9.如申请专利范围第5项所述之半导体记忆装置,其中,上述半导体记忆装置包括一用以储存检测位元的第四装置,上述检测位元用以校正资料误差,上述读取/输出装置更包括一第五装置,上述第五装置于资料输出节点之非活性化期间将上述资料输出节点达到一第一电位,上述资料有效信号输出装置更包括一第六装置与一第七装置,上述第六装置与上述读取/输出装置同时被活性化,以输出上述第四装置所读取出之检测位元,而上述第七装置则将上述资料输出节点维持于一第二电位,上述第二电位之出现代表了上述读取/输出装置进行资料输出时发生误差。10.一种半导体记忆装置,其包括:一记忆阵列,其具有复数记忆块,上述各记忆块具有以行与排列而成的复数记忆格;列选择装置,其响应于一阵列活性化指令信号而根据一第一位址信号来选择上述记忆阵列中之一列;读取装置,其响应于一读取操作指令信号而被活性化,当被活性化时会根据一第二位址信号而来选择上述记忆阵列中之一行,并将上述被选择行之资料读取出;以及资料有效信号输出装置,其响应于上述读取操作指令信号而将一资料有效信号进行外部输出,上述资料有效信号可用以察觉由上述读取装置所读取出之资料是有效的。11.如申请专利范围第10项所述之半导体记忆装置,其中,上述资料有效信号输出装置包括一装置,当上述半导体记忆装置处于一等待状态时,上述装置可维持上述资料有效信号于一第一电位,而当上述读取装置进行有效资料之输出时,上述装置可将上述资料有效信号驱动至一第二电位,上述第二电位不同于上述第一电位。图示简单说明:第一图为本发明之半导体记忆装置之全部架构示意图;第二图为第一图所示之一阵列之架构示意图;第三图为第二图所示之阵列之驱动电路之定时表;第四图为第一图所示之记忆块与感应放大器之架构;第五图为第四图所示之感应放大频带之示意图;第六图所示为连接第五图之区域输出/输入滙流排与整体输出/输入滙流排之控制电路示意图;第七图所示为产生第六图之控制信号之部分架构图;第八图所示为一位元线隔离生成电路之部分架构图;第九图所示为根据本发明第一实施例之半导体记忆装置之定时表;第十图所示为根据本发明第二实施例之半导体记忆装置之部分架构图;第十一图所示为第十图所示之阵列驱动电路之架构图;第十二图所示为第十一图所示之列选择活性化电路之架构图;第十三图所示为第十一图所示之感应放大器驱动电路之架构图;第十四图所示为根据本发明第二实施例所做之变形图;第十五图所示为根据本发明第二实施例之列选择活性化电路所做变化之架构图;第十六图所示为本发明第三实施例之半导体记忆装置之主要架构;第十七图所示为本发明第四实施例之行选择电路架构图;第十八图所示为根据本发明之半导体记忆装置之资料输出/输入部分之架构图;第十九图所示为第十七图所示之行选择控制电路之架构图;第二十A图所示为第十八图所示之输出缓冲器之架构图;第二十B图所示为第十九图所示之输出控制电路之架构图;第二一图所示为本发明第四实施例之半导体记忆装置之主要架构;第二二图所示为第二十图与第二一图之电路操作之定时表;第二三图所示为根据本发明第五实施例之有效资料信号输出部分之架构图;第二四图所示为第二三图所示之电路之定时表;第二五图所示为根据本发明第五实施例之有效资料信号输出部分之另一种架构图;第二六图所示为所示为根据本发明第六实施例之有效资料信号输出部分之架构图;第二七图所示为第二六图所示之电路之定时表;第二八图所示为所示为根据本发明第七实施例之有效资料信号输出部分之定时表;第二九图所示为第二八图所示之电路之架构图;第三十图所示为根据本发明之有效资料信号输出部分所做变化之架构图;第三一图所示为所示为根据本发明第八实施例之有效资料信号输出部分之架构图;第三二图所示为第三一图所示之输出电路之单一位元之架构;第三三图所示为第三一图所示之输出电路之单一位元之定时表;以及第三四图所示为根据本发明第八实施例所做之变形图。 |
