伺服马达定位控制及位置记录晶片装置

摘要

一种伺服马达定位控制及位置记录晶片装置，是一只具有双重动作模式的马达定位及位置记录IC；在第一种模式下，此晶片具有步进命令转换、位置回路控制、多轴同步及马达位置记录等四项功能；其中的步进命令转换机置是采用积分式的DDA(Digital-DifferentialAnalyzer, 数位差动分析)法则将步级(Step)形式的命令转换为斜坡（ Ramp）形式，也就是将移动命令在一个DDA周期中平均送出，作为位置回路的实际输入；位置回路控制机置在计算出位置误差并加以补偿后将结果以12位元2's补数形式送出，此输出可藉由DAC转换为类比形式，在连接马达驱动器、伺服马达及位置编码器后形成位置闭回路，而达到位置控制的目的；多轴同步机置目的在使多个马达能够精确地同步运动；马达位置记录机置则是藉由对编码器回授讯号的解码及计数以达到记录马达位置的目的；同时在此模式下此晶片也提供了与周边界接所必须的逻辑电路，因此在此一模式下可以大量简化一般伺服马达定位控制所需的线路，使系统应用者缩短系统设计所需时间及提高应用系统稳定度。本晶片在第二种工作模式下具有双轴马达位置记录、编码器索引(Index)位置锁存(Latch)的功能及与周边界接录器电路的设计。

主权项

1.一种伺服马达定位控制及位置记录晶片装置,组成包括:模拟数位差动分析产生器,由输入规划之位置命令信号经过数据缓冲器,进入到该模拟数位差动分析产生器,以行模拟之线性均匀输出;杂讯滤波器,将位置编码器回授之位置信号中波宽短的杂讯消除掉,以使该晶片能认知正确的位置信号;倍率乘法器,将由该杂讯滤波器滤波后之位置回授信号作乘0.乘1.乘2或乘4之逻辑运算,并由逻辑状态(M1.M2)来决定其乘値;同步及总合逻辑电路,将由该模拟数位差动分析产生器来之定位命令脉冲信号与倍率乘法器送来之解码后的位置回授脉冲信号作相减作用及同步作用;或将由外部输入之位置命令信号(CW,CCW)与由倍率乘法器送来之解码后的位置回授脉冲信号作相减作用;第一可程式化计数器,接收来自该同步总合逻辑电路之信号,予以计数并增益;上升/下降计数器,将由该可程式化计数器送来之经过增益之具方向性的脉冲信号,转换成并联输出,此输出经过饱和调整电路调整,即可输出驱动一个数位至类比转换器(DAC);此上升/下降计数器发生溢値现象时,可将计数値储存于计数器及状态暂存器,并经由计数溢値电路送信号至中央处理单元(CPU)以为处理;计数器,用以计数一时间单位内产生之脉冲次数,若一时间单位内产生了预定之脉冲次数,则输出一信号至该中央处理单元,以便由该中央处理单元再给晶片另一输入规划之位置命令;此计数器可接受一同步信号,以作为晶片与另一相同晶片间之同步;第二可程式计数器,输入钟讯信号,计数以输出供应该计数器及该模拟数位差动分析产生器之基本频率。2.如申请专利范围第1项之伺服马达定位控制及位置记录晶片装置,尚包括读入/写出逻辑电路,可进行计数値及状态暂存器之外部资料之读入/写出。3.如申请专利范围第1项之伺服马达定位控制及位置记录晶片装置,尚包括脉宽产生器,可将该倍率乘法器输出之位置回授脉冲信号延长其脉冲宽度,而输出以驱动外界之频率/电压(F/V)转换器,来产生马达运动转速之模拟结果。4.如申请专利范围第1项之伺服马达定位控制及位置记录晶片装置,尚包括位置计数器,可计数马达编码器的讯号以供CPU读取马达位置。5.如申请专利范围第1项之伺服马达定位控制及位置记录晶片装置,其中该倍率乘法器可接受以4相位增値解码器所产生之讯号。6.如申请专利范围第1项之伺服马达定位控制及位置记录晶片装置,其中该可程式计数器所产生脉冲输出经计数器装满4095个脉冲后,即产生一EDINT/之信号给CPU。7.一种伺服马达定位控制及位置记录晶片装置,组成包括;杂讯滤波器,用以滤除编码器所产生的A/B相位(Phase)回授讯号中的杂讯;倍率乘法器,用以将该杂讯滤波器输出之讯号根据设定做倍率的乘法,可以设定的位率有乘0.乘1.乘2及乘4倍,该倍率乘法器提供给24Bit上/下计数器以计数位置;索引(Index)位置拦取器,接收该24Bit上/下计数器之输出,并用以拦取马达编码器的索引位置,以供马达做归位(Home)时马达编码器的精确定位;控制码暂存器,用以记录控制码以便内部控制用;状态暂存器,用以记录目前的状态,当特定的状态发生时中断产生器,可以产生中断讯号以通知CPU;多工器,接受该索引位置拦取器、该控制码暂存器和该控制码暂存器之输出,用以配合CPU的指令,选取正确的资料供CPU读取;控制逻辑电路,用以产生必要的控制讯号。8.如申请专利范围第7项之伺服马达定位控制及位置记录晶片装置,其中该状态暂存器记录马达编码器失效记录、24Bit上/下计数器溢値(Overflow)之目前的状态等。9.如申请专利范围第7项之伺服马达定位控制及位置记录晶片装置,其中该倍率乘法器并能将解析为脉冲讯号之A/B相位讯号,供外界监视,当外界要读取24Bit上/下计数器的値时,可将目前24Bit上/下计数器的値由该位置拦取器拦取。10.一种伺服马达定位控制及位置记录晶片装置,组成包括:当工作用于第一模式时,包括:模拟数位差动分析产生器,由输入规划之位置命令信号经过数据缓冲器,进入到该模拟数位差动分析产生器,以行模拟之线性均匀输出;杂讯滤波器,将位置编码器回授之位置信号中波宽短的杂讯消除掉,以使该晶片能认知正确的位置信号;倍率乘法器,将由该杂讯滤波器滤波后之位置回授信号作乘0.乘1.乘2或乘4之逻辑运算,并由逻辑状态(M1.M2)来决定其乘値;同步及总合逻辑电路,将由该模拟数位差动分析产生器来之定位命令脉冲信号与倍率乘法器送来之解码后的位置回授脉冲信号作相减作用及同步作用;或将由外部输入之位置命令信号(CW,CCW)与由倍率乘法器送来之解码后的位置回授脉冲信号作相减作用;可程式化计数器,接收来自该同步总合逻辑电路之信号,予以计数并增益;上升/下降计数器,将由该可程式化计数器送来之经过增益之具方向性的脉冲信号,转换成并联输出,此输出经过饱和调整电路调整,即可输出驱动一个数位至类比转换器(DAC);此上升/下降计数器发生溢値现象时,可将计数値储存于计数器及状态暂存器,并经由计数溢値电路送信号至中央处理单元(CPU)以为处理;计数器,用以计数一时间单位内产生之脉冲次数,若一时间单位内产生了预定之脉冲次数,则输出一信号至该中央处理单元,以便由该中央处理单元再给晶片另一输入规划之位置命令;此计数器可接受一同步信号,以作为晶片与另一相同晶片间之同步;可程式计数器,输入钟讯信号,计数以输出供应该计数器及该模拟数位差动分析产生器之基本频率;当工作用于第二模式时,包括:杂讯滤波器,用以滤除编码器所产生的A/B相位(Phase)回授讯号中的杂讯;倍率乘法器,用以将该杂讯滤波器输出之讯号根据设定做倍率的乘法,可以设定的倍率有乘0.乘1.乘2及乘4倍,该倍率乘法器提供给24Bit上/下计数器以计数位置;索引(Index)位置拦取器,接收该24Bit上/下计数器之输出,并用以拦取马达编码器的索引位置,以供马达做归位(Home)时马达编码器的精确定位;控制码暂存器,用以记录控制码以便内部控制用;状态暂存器,用以记录目前的状态,当特定的状态发生时中断产生器,可以产生中断讯号以通知CPU;多工器,接受该索引位置拦取器、该控制码暂存器和该控制码暂存器之输出,用以配合CPU的指令,选取正确的资料供CPU读取;控制逻辑电路,用以产生必要的控制讯号。11.如申请专利范围第10项之伺服马达定位控制及位置记录晶片装置,当工作用于第一模式时,尚包括读入/写出逻辑电路,可进行计数値及状态暂存器之外部资料之读入/写出。12.如申请专利范围第10项之伺服马达定位控制及位置记录晶片装置,当工作用于第一模式时,尚包括脉宽产生器,可将倍率乘法器输出之位置回授脉冲信号延长其脉冲宽度,而输出以驱动外界之频率/电压(F/V)转换器,来产生马达运动转速之模拟结果。13.如申请专利范围第10项之伺服马达定位控制及位置记录晶片装置,当工作用于第一模式时,尚包括位置计数器,可计数马达编码器的讯号以供CPU读取马达位置。14.如申请专利范围第10项之伺服马达定位控制及位置记录晶片装置,其中该倍率乘法器可接受以4相位增値(Quadrate Incremental)编码器所产生之讯号。15.如申请专利范围第10项之伺服马达定位控制及位置记录晶片装置,当工作用于第一模式时,其中该可程式计数器所产生脉冲输出经计数器装满4095个脉冲后,即产生一EDINT/之信号给CPU。16.如申请专利范围第10项之伺服马达定位控制及位置记录晶片装置,当工作用于第二模式时,其中该倍率乘法器并能将解析为脉冲讯号之A/B相位讯号,供外界监视,当外界要读取24Bit上/下计数器的値时,可将目前24Bit上/下计数器的値由该位置拦取器拦取。图示简单说明:第一图为习知之采用CPU 与各种离散(Discrete)IC组合成伺服马达定位控制架构之方块图;第二A图为本创作之伺服马达定位控制及位置记录晶片实施例,使用第一模式于伺服马达控制架构之示意方块图;第二B图为本创作之伺服马达定位控制及位置记录晶片实施例,使用第二模式于伺服马达控制架构之示意方块图;第三A图为本创作实施例晶片装置作用于第二A图之第一工作模式时,晶片组成之电路方块图;第三B图为本创作实施例晶片装置作用于第二B图之第二工作模式时,晶片组成之电路方块图;第四A图至第四D图为第3A图中之同步及总合逻辑电路的详细电路图;第五A图至第五C图为本创作实施例使用全加法器电路模拟数位差动分析产生器之原理说明;第六图为使用本创作之定位控制晶片行多马达同步控制之系统架构示意图。