| 主权项 |
1.一种制造MOS电晶体于基板上之方法,该基板具有绝缘区域形成用以隔离主动区,该方法至少包含下列步骤:形成闸极氧化层于该基板之上;形成第一复晶矽层于该闸极氧化层之上;形成一绝缘层于该第一复晶矽层之上做为遮盖层;蚀刻该绝缘层、该第一复晶矽层、该闸极氧化层以形成闸极结构;形成侧壁间隙于该闸极结构之侧壁;形成第二复晶矽层于该闸极结构、该基板之上;形成第一光阻于该第二复晶矽层之上;以该第一光阻为罩幕进行离子植入穿越该第二复晶矽层于该基板之中形成掺杂区;去除该第一光阻;形成矽化金属层于该第二复晶矽层之上以降低该第二复晶矽层之电阻;形成第二光阻于该矽化金属层之上;及蚀刻该矽化金属层与该第二复晶矽层以形成位元线;去除上述之第二光阻。2.如申请专利范围第1项之方法,其中上述之第一复晶矽为掺杂复晶矽。3.如申请专利范围第1项之方法,其中上述之第二复晶矽为未掺杂复晶矽。4.如申请专利范围第1项之方法,其中形成上述之位元线时更包含形成内连线。5.如申请专利范围第1项之方法,其中上述之闸极氧化层之厚度约为100埃。6.如申请专利范围第2项之方法,其中上述之第一复晶矽层之厚度约为1500至2000埃。7.如申请专利范围第3项之方法,其中上述之第二复晶矽层之厚度约为1000至2000埃。8.如申请专利范围第1项之方法,其中上述之矽化金属层之厚度为1000埃。9.如申请专利范围第1项之方法,其中上述之离子掺杂剂量为4E15 atoms/cm2。10.如申请专利范围第9项之方法,其中上述之离子掺杂能量为40KeV。11.如申请专利范围第1项之方法,其中形成上述之位元线之蚀刻剂为HBr。12.一种形成DRAM记忆胞于基板上之方法,该基板具有绝缘区域形成用以隔离主动区,该方法至少包含下列步骤:形成闸极氧化层于该基板之上;形成第一复晶矽层于该闸极氧化层之上;形成一绝缘层于该第一复晶矽层之上做为遮盖层;蚀刻该绝缘层、该第一复晶矽层、该闸极氧化层以形成闸极结构;形成侧壁间隙于该闸极结构之侧壁;形成第二复晶矽层于该闸极结构、该基板之上;形成掺杂区于该基板之中,该掺杂区是以离子植入穿越该第二复晶矽层于该基板之中且同步定义位元线区域于该第二复晶矽层之中;形成矽化金属层于该第二复晶矽层之上以降低该第二复晶矽层之电阻;形成第一光阻于该矽化金属层之上;蚀刻该矽化金属层与该第二复晶矽层以形成位元线与内连线;去除上述之第一光阻;形成第一介电层于该闸极结构、该位元线与该内连线之上;形成第二光阻于该第一介电层之上;形成接触孔于该第一介电层之之中;去除该第二光阻;及形成一电容于该第一介电层之上,其中上述之电容之一极经由该接触孔与该内连线相接触。13.如申请专利范围第12项之方法,其中上述之第一复晶矽为掺杂复晶矽。14.如申请专利范围第12项之方法,其中上述之第二复晶矽为未掺杂复晶矽。15.如申请专利范围第12项之方法,其中上述之闸极氧化层之厚度约为100埃。16.如申请专利范围第13项之方法,其中上述之第一复晶矽层之厚度约为1500至2000埃。17.如申请专利范围第14项之方法,其中上述之第二复晶矽层之厚度约为1000至2000埃。18.如申请专利范围第12项之方法,其中上述之矽化金属层之厚度约为1000埃。19.如申请专利范围第12项之方法,其中上述之离子掺杂剂量为4E15atoms/cm2。20.如申请专利范围第19项之方法,其中上述之离子掺杂能量为40KeV。21.如申请专利范围第12项之方法,其中形成上述之位元线之蚀刻剂为HBr。22.一种形成DRAM记忆胞与外围电路区域于基板上之方法,该基板具有绝缘区域形成用以隔离主动区,该方法至少包含下列步骤:形成闸极氧化层于该基板上之记忆胞区域与该外围电路区域;形成第一复晶矽层于该闸极氧化层之上;形成一绝缘层于该第一复晶矽层之上做为遮盖层;蚀刻该绝缘层、该第一复晶矽层、该闸极氧化层以形成闸极结构于该记忆胞区域与该外围电路区域;形成侧壁间隙于该闸极结构之侧壁;形成第二复晶矽层于该闸极结构、该基板之上;分别形成p型掺杂区及ㄇ型掺杂区于该基板之中,该ㄇ型与p型掺杂区是分别以离子植入穿越该第二复晶矽层于该基板之中且同步定义位元线区域于该第二复晶矽层之中;形成矽化金属层于该第二复晶矽层之上以降低该第二复晶矽层之电阻;形成第一光阻于该矽化金属层之上;蚀刻该矽化金属层与该第二复晶矽层以形成位元线与内连线该记忆胞区域、内连线于该外围电路区域;去除上述之第一光阻;及形成第一介电层于该记忆胞区域、该外围电路区域之上述闸极结构、上述位元线与上述内连线之上。23.如申请专利范围第22项之方法,其中形成上述之第一介电层后更包含下列步骤;形成第二光阻于该外围电路区域之上述第一介电层之上以暴露出上述之记忆胞区域;形成第一接触孔于上述之记忆胞区域之上述第一介电层之中;形成一电容于上述之记忆胞区域之上述之第一介电层之上,其中上述之电容之一极经由该接触孔与该内连线相接触;去除该第二光阻;形成第三光阻于上述之记忆胞区域之上述第一介电层之上以暴露出上述之该外围电路区域;形成第二介电层于上述之外围电路区域之上述第一介电层之上;形成第二接触孔于上述之外围电路区域之上述第一介电层与上述第二介电层之中;形成金属钨栓于上述之第二接触孔中;形成金属连线于上述之金属钨栓之上;及去除第三光阻。24.如申请专利范围第22项之方法,其中形成上述之第一介电层后更包含下列步骤;形成第二光阻于上述之记忆胞区域之上述第一介电层之上以暴露出上述之该外围电路区域;形成第二介电层于上述之外围电路区域之上述第一介电层之上;形成第一接触孔于上述之外围电路区域之上述第一介电层与上述第二介电层之中;形成金属钨栓于上述之第二接触孔中;形成金属连线于上述之金属钨栓之上;去除第二光阻;形成第三光阻于该外围电路区域之上述第一介电层之上以暴露出上述之记忆胞区域;形成第二接触孔于上述之记忆胞区域之上述第一介电层之中;形成一电容于上述之记忆胞区域之上述之第一介电层之上,其中上述之电容之一极经由该接触孔与该内连线相接触;及去除该第三光阻。25.如申请专利范围第22项之方法,其中上述之第一复晶矽为掺杂复晶矽。26.如申请专利范围第22项之方法,其中上述之第二复晶矽为未掺杂复晶矽。27.如申请专利范围第22项之方法,其中上述之闸极氧化层之厚度约为100埃。28.如申请专利范围第25项之方法,其中上述之第一复晶矽层之厚度约为1500至2000埃。29.如申请专利范围第22项之方法,其中上述之第二复晶矽层之厚度约为1000至2000埃。30.如申请专利范围第22项之方法,其中上述之矽化金属层之厚度约为1000埃。31.如申请专利范围第22项之方法,其中上述之离子掺杂以形成该ㄇ型掺杂区之剂量约为4E15 atoms/cm2。32.如申请专利范围第31项之方法,其中上述之离子掺杂以形成该ㄇ型掺杂区之能量约为40KeV。33.如申请专利范围第22项之方法,其中上述之离子掺杂以形成该p型掺杂区之剂量约为3E15 atoms/cm2。34.如申请专利范围第33项之方法,其中上述之离子掺杂以形成该p型掺杂区之能量约为30Kev。35.如申请专利范围第22项之方法,其中形成上述之位元线之蚀刻剂为HBr。图示简单说明:第一图为本发明之第一实施例形成电晶体以及字语线于基板上之截面图。第二图为本发明之第一实施例形成复晶矽于电晶体以及字语线之截面图。第三图为本发明之第一实施例形成矽化钨金属层于复晶矽层上之截面图。第四图为本发明之第一实施例形成一接触孔于一介电层中之截面图。第五图为本发明之第一实施例形成电容之截面图。第六图为本发明之第二实施例形成电晶体于基板上之截面图。第七图为本发明之第二实施例形成复晶矽于电晶体之截面图。第八图为本发明之第二实施例形成矽化钨金属层于复晶矽层上之截面图。第九图为本发明之第二实施例蚀刻矽化钨金属以及复晶矽之截面图。第十图为本发明之第二实施例形成接触孔之截面图。第十一图为本发明之第二实施例形成内连线之截面图。第十二A图、第十二B图为本发明之第三实施例同时形成电晶体、复晶矽层以及矽化钨金属层于记忆胞区与外围电路区之截面图。第十三A图、第十三B图为本发明之第三实施例形成接触孔于记忆胞区之截面图。第十四A图、第十四B图为本发明之第三实施例形成电容于记忆胞区上之截面图。第十五A图、第十五B图为本发明之第三实施例蚀刻介电层形成接触孔于介电层中之截面图。第十六A图、第十六B图为本发明之第三实施例形成内连线于外周围电路区之截面图。 |
