| 主权项 |
1.一种多阶式唯读记忆体的制造方法,包括:(a)提供一基底;(b)在该基底上形成复数个具源/汲极、该源/汲极间之通道、及该通道上方之闸极的金氧半导体(MOS)结构,其以该源/汲极为位元线,且以该闸极为字元线;(c)覆盖一绝缘层于该MOS结构上;(d)蚀刻该绝缘层以在该源/汲极处形成接触窗;(e)形成一电阻层于该绝缘层及接触窗上;(f)定义该电阻层之形状以作为连接该源/汲极之电阻;(g)将上述复数MOS结构分成第一类记忆单元、第二类记忆单元、第三类记忆单元、及第四类记忆单元;(h)进行第一次编码程序,其选择该第三类记忆单元、第四类记忆单元来切断其连接上述源/汲极间之电阻,以形成断路;及(i)进行第二次编码程序,其选择该第二类记忆单元、第三类记忆单元来进行离子植入以调整该第二类记忆单元、第三类记忆单元通道之起始电压,完成多阶式唯读记忆体的制造。2.如申请专利范围第1项所述之方法,其中,步骤(c)为以CVD法沈积硼磷矽玻璃(BPSG),以形成一介电层。3.如申请专利范围第1项所述之方法,其中,步骤(e)系以薄膜沈积形成一电阻层于该绝缘层及接触窗上。4.如申请专利范围第1项所述之方法,其中,步骤(e)系以复晶矽层沈积形成一电阻层于该绝缘层及接触窗上。5.如申请专利范围第1项所述之方法,其中,步骤(h)系以一光阻涂布上述各类记忆单元,经曝光显影步骤移转欲形成断路区域之图案,以露出该第三类记忆单元、第四类记忆单元之通道上方的电阻层,并利用蚀刻程序去除该位于通道上方之电阻层,以形成断路。6.如申请专利范围第1项所述之方法,其中,步骤(i)系以一光阻涂布上述各类记忆单元,经曝光显影步骤移转欲调整电阻及通道起始电压区域之图案,以露出该第二类记忆单元、第三类记忆单元,接着以掺杂程序植入离子以调整通道起始电压。7.一种多阶式唯读记忆体的制造方法,包括:(a)形成复数个具接触窗之源/汲极、位于该源/汲极间之通道、及该通道上方之闸极的金氧半导体结构,其以该源/汲极为位元线,且以该闸极为字元线;(b)于上述各金氧半导体结构表面以绝缘方式分别形成一藉该接触窗连接该源/汲极之电阻;(c)将上述金氧半导体结构分成第一类记忆单元、第二类记忆单元、第三类记忆单元、及第四类记忆单元;(d)进行第一次编码程序,其选择该第三类记忆单元、第四类记忆单元来切断其连接上述源/汲极间之电阻,以形成断路;及(e)进行第二次编码程序,其选择该第二类记忆单元、第三类记忆单元来进行离子植入以调整该第二类记忆单元、第三类记忆单元通道之起始电压,完成多阶式唯读记忆体的制造。8.一种多阶式唯读记忆体结构,由复数个金氧半导体结构构成,其包括:复数个源/汲极,用以作为位元线;位于该源/汲极间之通道,分别具有不同之起始电压;位于该通道上方之闸极,用以作为字元线;及复数个电阻,分别与上述源/汲极并联。9.如申请专利范围第8项所述之结构,其中,该电阻层由一导电材料构成。10.如申请专利范围第8项所述之结构,其中,该电阻层,分别具有不同之阻値。11.如申请专利范围第8项所述之结构,其中,该电阻层更包括一断路电阻。12.一种多阶式唯读记忆体结构,由复数个金氧半导体结构构成,其包括:复数个源/汲极,用以作为位元线;位于该源/汲极间之通道,其具有一起始电压;位于该通道上方之闸极,用以作为字元线;及复数个具不同限値之电阻,分别与上述源/汲极并联。图示简单说明:第一图系显示唯读记忆体的记忆单元在积体电路布局的上视示意图;第二图系显示不同记忆单元经由对指定通道区之离子植入使分别产生之起始电压VT,VT1,VT2对汲极电流之曲线图;第三A图至第三G图系显示本发明之较佳实施例中制作记忆单元的流程;第四A图至第四E图系显示本发明之较佳实施例中,以两次编码程序形成具不同电阻及起始电压之记忆单元的流程;第五A图至第五D图系显示对应前述第四E图之记忆单元的电路图;及第六图系显示对应前述第五A图至第五D图之电路的起始电压VT1,VT2,VT3对汲极电流之曲线图。 |
