| 主权项 |
1.一种半导体唯读记忆元件,其制作在一半导体基片(10)上,包括:具有各包含许多记忆体单元(MC1-MC8/MC11-MC18)分别储存有资料位元且配置成行与列的许多记忆体单元组(MG)之记忆体单元阵列(11;21;31),每一记忆体单元组之记忆体单元列是形成在互相平行延伸的许多导线(BL1-BL9)之间;附属于该记忆体单元阵列的许多字元线(WL),且分别与记忆体单元行连接以选择性地存取储存其内的资料位元;分别附属于许多记忆单元组且延伸覆盖住记忆体单元阵列的许多位元线(MBL),这许多位元线之一(MBL1)是附属于各该记忆体单元组(MG);选择性地附属于该许多记忆体单元组并延伸覆盖住该记忆体单元阵列的许多放电线(DC),该许多放电线中的两条(DC1/DC2)是附属于各该记忆体单元组;连接于该许多字元线与该记忆体单元阵列之间的第一选取器(13a;23a;33a),且包含分别附属于许多记忆体单元组的许多第一选取单元,该许多第一选取单位之一(13aa;23aa;33aa)是连接于该许多位元线之一(MBL1)与该各记忆体单元组(MG)之间导致电流能从该许多位元线之一流向各该记忆体单元组;连接于该记忆体单元阵列与该许多放电线之间的第二选取器(13b;23b;33b),且包含分别附属于该许多记忆体单元组的许多第二选取单位,该许多第二选取单位之一(13ba;23ba;33ba)是连接于各该记忆体单元组(MG)与该许多放电线中的两线(DC1/DC2)之间导致电流能从各该记忆体单元组(MG)流向该许多放电线中的两条;该许多第一选取单位之一(13aa;23aa;33aa)包含许多选取次单位以形成从该许多位元线之(MBL1)流向各该记忆体单元组导线(BM1-BL9)中的两条之第一电流路径,该许多选取次单元具有第一选取次单位(Qn20;Qn60;Qn80)以回应第一控制信号线(S1)以提供电流的第一导电路径、第二选取次单位(Qn21/Qn22;Qn61/Qn62;Qn81)以回应第二控制信号线(S2)以提供电流的第二导电路径、第三选取次单位(Qn23-Qn26;Qn63-Qn66;Qn82-Qn85)以回应第三控制信号线(S3)以提供电流的第三导电路径;该许多第二选取单位之一(13ba;23ba;33ba)包含许多其他选取次单位以形成从各该记忆体单元组导线中的两条流向该许多放电线中的两条之第二电流路径,这许多其他选取次单位具有第四选取次单元(Qn30/Qn31;Qn67-Qn68;Qn88)以回应第四控制信号线(S4)以提供电流的第四导电路径、第五选取次单位(Qn32/Qn33;Qn69/Qn70;Qn88)以回应第五控制信号线(S5)以提供电流的第五导电路径、第六选取次单位(Qn34-Qn37;Qn71-Qn74;Qn89-Qn92)以回应第六控制信号线(S6)以提供电流的第六导电路径,选自第一到第六导电路径的导电路径则形成第一和第二电流路径。2.如申请专利范围第1项之半导体唯读记忆元件,其中该许多导线是以第一到第九条导线(BL1-BL9)的方式提供,该许多第一选取单位之一包含:连接于该许多位元线之一与该第五导线(BL5)之间且扮演第一选取次单位的第一切换电晶体(Qn20)、分别连接于该许多位元线之一与该第三和第七导线(BL3/BL7)之间且扮演第二选取次单元的第二切换电晶体对(Qn21/Qn22)、以及分别连接于该第一和第二切换电晶体与该第二、第四、第六和第八导线(BL2/BL4/BL6/BL8)之间且扮演第三选取次单位的第三搀n通路强化型式切换电晶体组(Qn23-Qn26);该第二选取单位之一包含:分别连接于该第一和第九导线(BL1/BL9)与该许多放电线中的该两条之间且扮演第四选取次单位的第四切换电晶体(Qn30/Qn31)、分别连接于该第三和第七导线(BL3/BL7)与该许多放电线中的该两条之间且扮演第五选取次单位的第五切换电晶体(Qn32/Qn33)、以及分别连接于该第二、第四、第六和第八导线(BL2/BL4/BL6/BL8)与该第四和第五切换电晶体之间且扮演第六选取次单位的第六切换电晶体组(Qn34-Qn37)。3.如申请专利范围第2项之半导体唯读记忆元件,其中该许多位元线之一和该许多放电线中的该两条是分别透过第一CH1接触孔、第二和第三接触孔(CH2/CH3)而连接于该第一和第二切换电晶体之间的第一共同结点,及第三和第四切换电晶体之间的第二和第三共同结点上。4.如申请专利范围第1项之半导体唯读记忆元件,其中该许多导线是以第一到第九条导线(BL1-BL9)的方式提供,该许多第一选取单位之一包含:连接于该许多位元线之一与该第五导线(BL5)之间且扮演第一选取次单位的第一切换电晶体(Qn60)、分别连接于该第一切换电晶体与该第三和第七导线(BL3/BL7)之间且扮演第二选取次单元的第二切换电晶体对(Qn61/Qn62)、以及分别连接于该第一和第二切换电晶体与该第二、第四、第六和第八导线(BL2/BL4/BL6/BL8)之间且扮演第三选取次单位的第三搀n通路强化型式切换电晶体组(Qn63-Qn66);该第二选取单位之一包含:分别连接于该第一和第九导线(BL1/BL9)与该许多放电线中的该两条(DC1/DC2)之间且扮演第四选取次单元的第四切换电晶体(Qn67/Qn68)、分别连接于该第三和第七导线(BL3/BL7)与第四切换电晶体之间且扮演第五选取次单位的第五切换电晶体(Qn69/Qn70)、以及分别连接于该第二、第四、第六和第八导线(BL2/BL4/BL6/BL8)与该第四和第五切换电晶体之间且扮演第六选取次单位的第六切换电晶体组(Qn71-Qn74)。5.如申请专利范围第4项之半导体唯读记忆元件,其中该许多位元线之一和该许多放电线中的该两条是分别透过第一CH1接触孔、第二和第三接触孔(CH2/CH3)而连接于该第一和第四切换电晶体。6.如申请专利范围第1项之半导体唯读记忆元件,其中该许多导线是以第一到第九条导线(BL1-BL9)的方式提供,该许多第一选取单位之一包含:连接于该许多位元线之一(MBL1)与该第七导线(BL7)之间且扮演第一选取次单位的第一切换电晶体(Qn80)、分别连接于该许多位元线之一(MBL1)与该第三导线(BL3)之间且扮演第二选取次单位的第二切换电晶体对(Qn81)、以及分别连接于该第一和第二切换电晶体与该第二、第四、第六和第八导线(BL2/BL4/BL6/BL8)之间且扮演第三选取次单位的第三搀n通路强化型式切换电晶体组(Qn82-Qn85);该第二选取单位之一包含:分别连接于该第一和第九导线(BL1/BL9)与该许多放电线中的该两条(DC1/DC2)之间且扮演第四选取次单位的第四切换电晶体(Qn96/Qn87)、分别连接于该第五导线(BL5)与第四切换电晶体之间且扮演第五选取次单位的第五切换电晶体(Qn88)、以及分别连接于该第二、第四、第六和第八导线(BL2/BL4/BL6/BL8)与该第四和第五切换电晶体之间且扮演第六选取次单位的第六切换电晶体组(Qn89-Qn92)。7.如申请专利范围第6项之半导体唯读记忆元件,其中该许多位元线之一和该许多放电线中的该两条是分别透过第一CH1接触孔、第二和第三接触孔(CH2/CH3)而连接于该第一和第二切换电晶体之间的第一共同结点,及第四和第五切换电晶体之间的第二和第三共同结点上。图示简单说明:第一图系根据习用半导体唯读记忆元件之电路配置的电路图;第二图系根据本发明半导体唯读记忆元件之电路配置的电路图;第三图系根据本发明另一种半导体唯读记忆元件之电路配置的电路图;以及第四图系根据本发明另一种半导体唯读记忆元件之电路配置的电路图。 |
