| 主权项 |
1.一种缓冲电路,包括:第1及第2信号线,和电源连接;第1闩锁电路,一个输出端子和该第1信号线连接,另一个输出端子和该第2信号线连接;感测器放大电路,一个输出端子和该第1信号线连接,另一个输出端子和该第2信号线连接,自一个输出端子流入之电流经由第1及第3电晶体流入接地,而且自另一个输出端子流入之电流经由具有和第一电晶体等价之电阻成分之第2及第3电晶体流入接地;及资料传送装置,将在该感测器放大电路之第1及第3电晶体之输出侧电压分别和基准电压比较后,把对应于该比较结果之逻辑信号传给第2闩锁电路之各输入端子。2.如申请专利范围第1项之缓冲电路,其中感测器放大电路包括:第2P型MOS电晶体,其源极和第1信号线连接、汲极和资料传送装置连接;第二P型MOS电晶体,其源极和第2信号线连接、汲极和资料传送装置连接;第1N型MOS电晶体,其汲极和该第1P型MOS电晶体之汲极连接、闸极和该第2P型MOS电晶体之闸极连接;第2N型MOS电晶体,其汲极和该第1P型MOS电晶体之汲极连接、闸极和该第2P型MOS电晶体之闸极连接及第3N型MOS电晶体,其汲极和第1及第2N型MOS电晶体之源极连接、源极和接地连接。3.如申请专利范围第2项之缓冲电路,其中在第1闩锁电路之各输出端子和第1及第2信线号绝缘时,此基准电压高之电压作用于感测器放大电路之第1第2P型MOS电晶体之汲极。4.如申请专利范围第1项之缓冲电路,其中资料传送装置包括:第1切换电路,在第1电晶体之输出侧电压比基准电压高时将第2闩锁电路之一个输入端子和接地绝缘,而在比基准电压低时将第2闩锁电路之一个输入端子和接地连接;及第2切换电路,在第2电晶体之输出侧电压比基准电压高时将第2闩锁电路之另一个输入端子和接地绝缘,而在比基准电压低时将第2闩锁电路之另一个输入端子和接地连接。5.如申请专利范围第4项之缓冲电路,其中第1及第2切换电路由将第1或第2电晶体之输出侧之逻辑反转之反相器,和当该反相输出之逻辑为L位准时将第2闩锁电路之输入端子和接地绝缘,而当逻辑为H位准时将第2闩锁电路之输入端子和接地连接之电晶体构成;且第2闩锁电路包括:第1N型MOS电晶体,其源极和该第2闩锁电路之反相器之输出端子连接、闸极和第2切换电路之电晶体之汲极连接;第2N型MOS电晶体,其源极和该第1切换电路之反相器之输出端子连接、闸极和第1切换电路之电晶体之汲极连接;第1P型MOS电晶体,其汲极和该第1N型MOS电晶体之汲极连接、源极和电源连接、闸极和该第2N型MOS电晶体之汲极连接;及第2P型MOS电晶体,其汲极和该第2N型MOS电晶体之汲极连接、源极和电源连接、闸极和该第1N型MOS电晶体之汲极连接。6.如申请专利范围第1.2或3项之缓冲电路,其中资料传送装置依据比较结果执行指定之逻辑运算后,将对应于该运算结果之逻辑信号传给第2闩锁电路之各输入端子。图示简单说明:第一图是表示本发明之实施例1之缓冲电路之构造图。第二图是表示在第1期间各部位之信号位准及各电晶体之连接状态之状态说明图。第三图是表示在第2期间各部位之信号位准及各电晶体之连接状态之状态说明图。第四图是说明资料传送时间之图。第五图是表示本发明之实施例2之缓冲电路之构造图。第六图是表示本发明之实施例3之缓冲电路之构造图。第七图是表示在第1期间各部位之信号位准及各电晶体之连接状态之状态说明图。第八图是表示在第2期间各部位之信号位准及各电晶体之连接状态之状态说明图。第九图是表示本发明之实施例4之缓冲电路之构造图。第十图是表示运算部82之细部之构造图。第十一图是表示各部位之信号位准及各电晶体之连接状态之状态说明图。第十二图是表示各部位之信号位准及各晶体之连接状态之状态说明图。第十三图是表示本发明之实施例5之缓冲电路之构造图。第十四图是表示习知之缓冲电路之构造图。第十五图是表示在第1期间各部位之信号位准及各电晶体之连接状态之状态说明图。第十六图是表示在第2期间各部位之信号位准及各电晶体之连接状态之状态说明图。 |
