| 主权项 |
1.一种在积体电路的制程中同时形成深沟槽及浅沟槽的方法,其至少包含:在半导体基板上形成一层垫氧化层;在上述的垫氧化层上沉积一层氮化矽层;在上述的氮化矽层上沉积一层二氧化矽层;在上述的二氧化矽层上形成一层光阻图样,而此图样中包含一第一开口,其具有第一宽度,亦包含一第二开口,其具有一第二宽度,且其中第二开口的宽度大于第一开口的宽度;经由上述的二氧化矽层、氮化矽层、垫氧化层至半导体基板,蚀刻出两沟槽之开口;移去上述之光阻图样,且;经由上述沟槽开口,进入基板蚀刻出第一及第二沟槽,经由上述的具第一宽度的第一开口所蚀刻的第一沟槽较浅,具有一第一深度,而经由上述的具第二宽度的第二开口所蚀刻的第二沟槽较深,具有一第二深度,其中第二深度大于第一深度,如此在上述的积体电路制程中便同时形成了深及浅的沟槽。2.如申请专利范围第1项所述的方法,其中上述的积体电路元件是一双极性(Bipolar)电晶体,且其中上述的半导体基板至少包含一个埋层(Barrier Layer)植入于矽基板中,及一个磊晶层,其中上述的深沟槽及浅沟槽作为双极性电晶体元件的沟槽隔离区(Trench Isolation Regions)。3.如申请专利范围第1项所述的方法,其中上述的积体电路元件为一记忆体元件(Memory Device),且上述的深沟槽及浅沟槽各形成具不同电容値的电容,电容値大小视沟槽深度而定。4.如申请专利范围第1项所述的方法,其中上述的垫氧化层之厚度介于200A至800A间。5.如申请专利范围第1项所述的方法,其中上述的氮化矽层乃利用低压化学气相沉积法沉积,其厚度介于1500A至2000A间。6.如申请专利范围第1项所述的方法,其中上述的二氧化矽层乃利用低压化学气相沉积法沉积,其厚度介于5000A至10000A间。7.如申请专利范围第1项所述的方法,其中利用沟槽开口蚀刻至基板乃利用含氯之化学成分。8.一种在双极性积体电路元件的制程中同时形成深沟槽及浅沟槽的方法,至少包含:在半导体基板中植入一埋层(Barrier Layer);在上述的基板中成长一矽磊晶层(Silicon Epitaxial Layer);在上述的磊晶层上成长一垫氧化层;在上述的垫氧化层上沉积一层氮化矽层;在上述的氮化矽层上沉积一层二氧化矽层;在上述的二氧化矽层上形成一层光阻图样,而此图样中包含一第一开口,其具有第一宽度,亦包含一第二开口,其具有一第二宽度,且其中第二开口的宽度大于第一开口的宽度;经由上述的二氧化矽层、氮化矽层、垫氧化层至半导体基板,蚀刻出两沟槽之开口;移去上述之光阻图样,且;经由上述沟槽开口,进入基板蚀刻出第一及第二沟槽,经由上述的具第一宽度的第一开口所蚀刻的第一沟槽较浅,具有一第一深度,而经由上述的具第二宽度的第二开口所蚀刻的第二沟槽较深,具有一第二深度,其中第二深度大于第一深度;移去上述的二氧化矽层;在上述的深沟槽及浅沟槽中成长一层热氧化层;在上述的氮化矽层及沟槽内沉积一层复晶矽;全面回蚀刻上述之复晶矽层,只留下上述沟槽内之复晶矽;除去将形成场氧化层区域的氮化矽层;高温氧化在上述沟槽内及已移去氮化矽层的磊晶层上之矽原子以形成场氧化区域;移去上述的氮化矽层,且;在上述的半导体基板上植入基极、射极及接触窗区域,如此在双极性电晶体元件制程中便同时形成了深及浅的沟槽。9.如申请专利范围第8项所述的方法,其中上述垫氧化层的厚度介于200A至800A之间。10.如申请专利范围第8项所述的方法,其中上述的氮化矽层乃利用低压化学气相沉积法沉积,其厚度介于1500A至2000A之间。11.如申请专利范围第8项所述的方法,其中上述的二氧化矽层乃利用低压化学气相沉积法沉积,其厚度介于5000A至10000A之间。12.如申请专利范围第8项所述的方法,其中上述的热氧化层之厚度介于500A至1500A之间。13.如申请专利范围第8项所述的方法,其中上述的复晶矽层乃利用低压化学气相沉积法沉积,其厚度介于5000A至7000A之间。14.一种在制造积体电路元件时,利用微负载效应(Microloading Effect),同时形成深沟槽及浅沟槽的方法,至少包含:在半导体基板上形成一垫氧化层;在上述的垫氧化层上沉积一层氮化矽层;在上述的氮化矽层上沉积一层二氧化矽层;在上述的二氧化矽层上形成一层光阻图样,而此图样中包含一第一开口,其具有第一宽度,亦包含一第二开口,其具有一第二宽度,且其中第二开口的宽度大于第一开口的宽度;经由上述的二氧化矽层、氮化矽层、垫氧化层至半导体基板,蚀刻出两沟槽之开口;移去上述之光阻图样,且;经由上述沟槽开口,进入基板蚀刻出第一及第二沟槽,由于上述的微负载效应,经由上述的具第一宽度的第一开口所蚀刻的第一沟槽较浅,具有一第一深度,而经由上述的具第二宽度的第二开口所蚀刻的第二沟槽较深,具有一第二深度,其中第二深度大于第一深度,如此在上述的积体电路制程中便同时形成了深及浅的沟槽。15.如申请专利范围第14项所述的方法,其中上述的积体电路元件是一双极性(Bipolar)电晶体元件,且其中上述的半导体基板至少包含一个埋层(Barrier Layer)植入于矽基板中,及一个磊晶层,其中上述的深沟槽及浅沟槽作为双极性电晶体元件的沟槽隔离区(Trench IsolationRegions)。16.如申请专利范围第15项所述的方法,其中更进一步的包括:在形成上述的深及浅的沟槽之后,除去上述的二氧化矽层;在上述的深沟槽及浅沟槽内成长一热氧化层;在上述的氮化矽层上及沟槽内沉积一层复晶矽层;全面回蚀刻上述的复晶矽层,只留下上述的沟槽内的复晶矽;除去将形成场氧化层区域的上述之氮化矽层;高温氧化在上述沟槽及已移去氮化矽层的磊晶层上之矽原子以形成场氧化区域;移去上述的氮化矽层,且;在上述的半导体基板上植入基极、射极及接触窗区域,如此在双极性电晶体元件制程中便同时形成了深及浅的沟槽。17.如申请专利范围第14项所述的方法,其中上述的积体电路元件为一记忆体元件(Memory Device),且上述的深沟槽及浅沟槽各形成具不同电容値的电容,电容値大小视沟槽深度而定。18.如申请专利范围第17项所述的方法,其中更进一步的包括:在上述的深沟槽及浅沟槽形成后,移去上述的二氧化矽层;在上述的深沟槽及浅沟槽内沉积一个电容介电层;在上述的电容介电层上及沟槽内沉积一层复晶矽;全面回蚀刻上述的复晶矽层,只留下上述的沟槽内的复晶矽,以完成在上述的记忆体积体电路元件中制造电容。19.如申请专利范围第14项所述的方法,其中上述第一沟槽之宽度约为0.5m左右,上述的第一沟槽的深度约为1至3m间。20.如申请专利范围第14项所述的方法,其中上述第二沟槽之宽度约为0.8m左右,上述的第二沟槽的深度约为3至6m间。图式简单说明:第一图至第九图为本发明较佳实施例之剖面图说明。第十图为双极性电晶体之剖面图说明。第十一图为部分记忆体元件之剖面图说明。 |
