用以节省在半导体记忆体装置中电力消耗之装置

摘要

一种用于像ＤＲＡＭ’Ｓ一样的半导体记忆体装置之电力消耗节省装置，其被组构来优先于其他输入命令信号先闩锁时钟信号和晶片选择信号而使得用以闩锁该输入命令信号之闩锁器电路依据该时钟信号和晶片选择信号来控制，藉以节省发生在未被选择之输入闩锁器中的电力消耗，该装置包括一个输入闩锁器当作一个用以优先闩锁时钟信号与晶片选择信号并且输出该闩锁的信号当作一个用以控制闩锁器电路之控制信号的闩锁器控制电路。

主权项

1.一种用于包括至少一个DRAM和一个适合被用来控制该DRAM之操作的控制晶片之半导体记忆体装置的电力消耗节省装置,其包括:复数个个别适合被用来接收从该控制晶片所产生之外部的命令信号、一晶片选择信号及一时钟信号之输入缓冲器;复数个个别适合被用来闩锁来自该输入缓冲器之输出信号的闩锁器机制;以及被连接到所有该闩锁器机制并且适合被用来接收那些来自个别接收于时钟信号与该晶片选择信号之输入缓冲器的输出信号,藉以产生一用以选择性地起动该闩锁器机制之闩锁器控制机制。2.如申请专利范围第1项的电力消耗节省装置,其中来自该闩锁器控制机制的控制信号与由相关之输入缓冲器而被分别地施加到该闩锁器机制的外部命令信号同步被施加到每一个闩锁器机制。3.如申请专利范围第2项的电力消耗节省装置,更包括:在介于接收该外部命令信号的每一个输入缓冲器与一相关的闩锁器机制之间所连接并且适合被用来延迟来自该输入缓冲器的输出信号之延迟机制。图式简单说明:第一图系一个图示说明包括复数个被一控制晶片所控制之DRAM'S的半导体记忆体装置之方块图;第二图系一个图示说明一传统DRAM的内部结构之方块图;第三图系一个图示说明一依照本发明之第一实施例被组构来节省电力消耗的DRAM之内部逻辑的方块图;第四图系一个图示说明一依照本发明之第二实施例被组构来节省电力消耗的DRAM之内部逻辑的方块图;以及第五图系一个图示说明一依照本发明之第三实施例被组构来节省电力消耗的DRAM之内部逻辑的方块图。