| 主权项 |
1.一种一半导体记忆装置之并列位元测试电路,其中数据列输出为同时互相比较,包含:多个正常驱动器,于一正常输出模式中,该多个正常驱动器传送数据列输出至对应的总体输出列;二比较电路,于一并列位元测试模式中,该比较电路比较数据列输出并输出比较的信号以回应比较位元的数字;以及测试驱动器,其接收比较电路的输出信号,以传送接收的输出信号至一对应的总体输出列。2.如申请专利范围第1项之电路,其中于一正常输出模式中,每个正常驱动器接收一对应数据列输出信号以输出接收的数据列输出信号至总体输出列,而于一并列位元测试模式中,不输出此数据列输出信号。3.如申请专利范围第2项之电路,其中每个正常驱动器包含:一开关单元被一并列位元测试代表信号所控制;以及一驱动单元被开关单元之一输出信号所驱动。4.如申请专利范围第1项之电路,其中之比较电路包含:一或多个主比较器以二或多个比较数据列输出;以及一或多个主开关接收一或多个主比较器的输出,于一初次并列位元测试模式中输出接收的输出至此对应测试驱动器。5.如申请专利范围第4项之电路,其中之主开关包含:一第一开关单元以一第一并列位元测试信号控制;以及于此初次并列位元测试模式中,一第一传送单元传送第一开关单元之输出信号至此测试驱动器。6.如申请专利范围第4项之电路,其中之比较电路又包含:一或多个二次比较器以二或多个比较主比较器的输出信号;以及一或多个二次开关接收二次比较器的输出并输出接收的输出至此对应测试驱动器。7.如申请专利范围第6项之电路,其中每个二次开关包含:一第二开关单元以一第二位元测试信号控制;以及于一二次并列测试模式中,一第二传送单元传送第二开关单元之输出信号至此测试驱动器。8.如申请专利范围第1项之电路,其中之测试驱动器包含:一输入端接收比较电路的输出信号;以及一驱动单元被输入端接收的比较电路的输出信号所驱动。9.如申请专利范围第8项之电路,其中之测试驱动器又包含一锁存单元将比较电路的输出信号锁存。10.如申请专利范围第8项之电路,其中之测试驱动器又包含一预充电单元在电源启动期间将比较电路的输出信号预充电。11.一种具有一并列位元测试电路之半导体记忆装置,其中多个数据列输出为并行比较,其中并列位元测试电路包含:正常驱动器,于一正常输出模式中,该正常驱动器输出数据列输出至对应的总体输出列;一比较电路,于一并列位元测试模式中,该比较电路比较数据列输出以回应比较位元的顺序并输出比较的信号;以及测试驱动器,其传送比较电路的输出信号至对应的总体输出列。12.一种并列位元测试方法,使用一半导体记忆装置之一并列位元测试电路,其中多个数据列输出为同时彼此比较,包括步骤有:(a)自此半导体记忆装置之一单元阵列输出数据;(b)决定一正常输出模式或是一并列位元测试模式;(c)于一正常输出模式中,经由一正常驱动器传送数据列输出至总体输出列;(d)于并列测试输出模式中,经由一比较电路比较数据列输出;(e)无视于比较的顺序传送比较电路中比较的数据至一对应的测试驱动器;以及(f)传送已传送至测试驱动器之数据至对应的总体输出列。13.如申请专利范围第12项之方法,其中步骤(d)包含子步骤有:(d1)于一主比较中以二选择数据列输出去比较选择的输出;(d2)将n=1,其中n代表一并列位元测试之一顺序;(d3)决定一半导体装置是否在一第n次并列位元测试模式;(d4)假如半导体装置是在第n次并列位元测试模式,走到步骤(e);(d5)在异于第n次并列位元测试模式之模式时,于一第(n+1)次比较中以二或多个选择第n次比较的数据去比较选择的数据;以及(d6)当执行(d5)之后,将n=n+1与走到步骤(d3)。图式简单说明:第一图为根据本发明,分享一输出驱动器之并列位元测试电路之方块图;第二图所示系第一图之正常驱动器;第三图所示系第一图之开关;第四图所示为根据本发明,并列位元测试数字代表信号PBTXi之一产生电路;第五图所示系第一图之测试驱动器;第六图系根据本发明,使用并列位元测试电路的并列位元测试方法之流程图; |
