| 主权项 |
1.一种非或型态半导体记忆体元件,包括:一具有复数个群组之记忆胞阵列;复数个以列方向延伸之字元线;复数个以行方向延伸之第一位元线,每一群组具有复数个记忆胞,该些记忆胞对应于该些字元线且在该些第一位元线间并联耦接;复数个以行方向延伸之第二位元线;复数个资料线,分别对应于该些第二位元线;复数个第一群组选择器,响应于一第一选择讯号,选择该些群组中的偶数群组,每一第一群组选择器具有复数个NMOS电晶体,每一NMOS电晶体的闸极耦接该第一选择讯号,且一电流路径系形成在每一第一位元线的上端与对应之该些第二位元线之间;复数个第二群组选择器,响应于一第二选择讯号,选择该些群组中的奇数群组,每一第二群组选择器具有复数个NMOS电晶体,每一NMOS电晶体的闸极耦接该第二选择讯号,且一电流路径系形成在每一第一位元线的下端与对应之该些第二位元线之间;藉由分割一外加的电源供给电压而产生一第一电压的元件,该第一电压相等或小于一第二电压,且该第二电压的电压位准相等于该电源供给电压减去每一NMOS电晶体之临限电压所得的値;一位址缓冲器,用以将一外部之TTL位准的位址讯号转换成一CMOS位准的列/行位址讯号;一第一元件,响应于列位址讯号而选择该些字元线之一,以施予该第一电压,且选择性地产生该第一与第二选择讯号,以选择该些群组的偶数或奇数群组;一第二元件,响应于行位址讯号,选择该记忆胞阵列的行以及产生一行选择讯号与一位元线选择讯号;一转换元件,用以响应于该行选择讯号而电性耦接该些第二位元线与该些资料线;以及一第三元件,响应于该位元线选择讯号,感测一记忆胞的资料,该记忆胞系与被该位元线选择讯号选择到之第二位元线和被选择到之字元线结合,其中该第三元件在一位元线预充电操作期间,响应于该位元线选择讯号,自该电压产生元件供给该第一电压予该些第二位元线,在一资料感测操作期间,供给该第一电压予该些第二位元线,且供给该第二电压予至少一与该被选择到之第二位元线邻接之该些第二位元线。2.如申请专利范围第1项所述之非或型态半导体记忆体元件,其中每一该些记忆胞包括复数个NMOS电晶体,每一NMOS电晶体的闸极耦接至一相关的字元线,且一电流路径系形成在该些字元线与该些第一位元线互相耦合部分之间。3.如申请专利范围第1项所述之非或型态半导体记忆体元件,其中每一该第一与第二选择讯号具有电源供给电压。4.如申请专利范围第1项所述之非或型态半导体记忆体元件,其中该第二电压是一地电位。5.一种非或型态半导体记忆体元件,包括:一具有复数个群组之记忆胞阵列;复数个以列方向延伸之字元线;复数个以行方向延伸之第一位元线,每一群组具有复数个记忆胞,该些记忆胞对应于该些字元线且在该些第一位元线间并联耦接;复数个以行方向延伸之第二位元线;复数个资料线,分别对应于该些第二位元线;复数个第一群组选择器,响应于一第一选择讯号,选择该些群组中的偶数群组,每一第一群组选择器具有复数个NMOS电晶体,每一NMOS电晶体的闸极耦接该第一选择讯号,且一电流路径系形成在每一第一位元线的上端与对应之该些第二位元线之间;复数个第二群组选择器,响应于一第二选择讯号,选择该些群组中的奇数群组,每一第二群组选择器具有复数个NMOS电晶体,每一NMOS电晶体的闸极耦接该第二选择讯号,且一电流路径系形成在每一第一位元线的下端与对应之该些第二位元线之间;一第一元件,藉由分割一外加的电源供给电压而产生一第一电压,该第一电压相等或小于一第二电压,且该第二电压的电压位准相等于该电源供给电压减去每一NMOS电晶体之临限电压所得的値;一第二元件,响应于一外加的列位址讯号,选择该些字元线之一,以施予该第一电压,且选择性地产生该第一与第二选择讯号,以选择该些群组的偶数或奇数群组;以及一第三元件,自该第二元件供给该第一电压予该些第二位元线,且供给一第三电压予至少一与该被选择到之第二位元线邻接之该些第二位元线,以感测与该被选择到之字元线和被一外部行选择讯号选到之第二位元线结合的记忆胞之资料。6.如申请专利范围第5项所述之非或型态半导体记忆体元件,其中每一该第一与第二选择讯号的位准是相等于该电源供给电压。7.如申请专利范围第5项所述之非或型态半导体记忆体元件,其中该第三电压是一地电位。8.一种非或型态半导体记忆体元件,包括:一具有复数个群组之记忆胞阵列;复数个以列方向延伸之字元线;复数个以行方向延伸之第一位元线,每一群组具有复数个记忆胞,该些记忆胞分别对应于该些字元线并在该些第一位元线间并联耦接,且每一记忆胞具有一第一临限电压至一第四临限电压中之一的电压位准,该些临限电压表示至少有四种不同的可能状态;复数个以行方向延伸之第二位元线;复数个第一NMOS电晶体,响应于一第一选择讯号,选择该些群组中之偶数群组;复数个第二NMOS电晶体,响应于一第二选择讯号,选择该些群组中奇数群组;一第一元件,藉由分割一外加的电源供给电压而产生一第一电压;一第二元件,响应于外部控制讯号,产生一具有三种位准的第二电压,该三种位准系以一预定的电压范围改变;一第三元件,在读取操作期间,响应于一外部的列位址,选择该些字元线之一,以施予该第一电压;以及一第四元件,供给该第一电压予该些第二位元线,且供给该第二电压予至少一与该被选择到之第二位元线邻接之该些第二位元线,于读取操作期间,感测与该被选择到之字元线和被一外部行选择讯号选到之第二位元线结合的记忆胞之资料。9.如申请专利范围第8项所述之非或型态半导体记忆体元件,其中该第一电压系等于或小于一Vpower-threshold电压,其中该Vpower-threshold的电压位准是等于该电源供给电压减去每一该些NMOS电晶体的临限电压之値。10.如申请专利范围第8项所述之非或型态半导体记忆体元件,其中该预定的电压范围是改变自一地电位。11.如申请专利范围第8项所述之非或型态半导体记忆体元件,其中该第二电压之该三种位准的一第一位准是一地电位,一第二位准是介于一(V1-Vth3)的电压与一(V1-Vth2)的电压之间,且一第三位准是介于一(V1-Vth2)的电压与一(V1-Vth1)的电压之间,其中V1是该第一电压,Vth1是该第一临限电压,Vth2是该第二临限电压,Vth3是该第三临限电压,且V2是大于V1而小于V3。12.一种非或型态半导体记忆体元件之资料读取方法,该非或型态半导体记忆体元件包括一具有复数个群组之记忆胞阵列;复数个次位元线;复数个字元线;复数个主位元线;每一群组具有复数个在该些次位元线间并联耦接的记忆胞;复数个第一NMOS电晶体,用以选择该些群组中的偶数群组;复数个第二NMOS电晶体,用以选择该些群组中的奇数群组;一电压产生电路,藉由分割一外加的电源供给电压而产生一第一电压;一列选择电路,响应于一外部的列位址讯号而选择该些字元线之一;一行选择电路,响应于一外部的行位址讯号而选择该记忆胞阵列的行;以及一感测放大器电路,用以感测与该被选到之字元线和该被选到之主位元线结合的记忆胞中之资料,该资料读取方法包括下列步骤:预充电该些主位元线至该第一电压;以及利用供给该第一电压予该些主位元线和该被选到之字元线来感测与该被选到之字元线和该被选到之主位元线结合的该记忆胞中之资料,且响应于该行位址讯号,供给一第二电压予至少一与该被选到之主位元线邻接之主位元线。13.如申请专利范围第12项所述之资料读取方法,其中该第一电压相等或小于一自该电源供给电压减去每一该些NMOS电晶体的临限电压所得之値。14.如申请专利范围第12项所述之资料读取方法,其中该第二电压是一地电位。15.如申请专利范围第12项所述之资料读取方法,更包括藉由重复资料读取步骤至少三次以读取储存在每一该些记忆胞中之多重位元资料的步骤,每一该些记忆胞具有分别代表至少四种可能状态的一第一至一第四临限电压中之一的临限电压,且其中该记忆体元件更包括一产生一第三电压的元件,该第三电压具有以一预定的电压范围改变之至少三种位准。16.如申请专利范围第15项所述之资料读取方法,其中该第三电压之该三种位准中的一第一位准是一地电位,一第二位准是介于一(V1-Vth3)的电压与一(V1-Vth2)的电压之间,且一第三位准是介于一(V1-Vth2)的电压与一(V1-Vth1)的电压之间,其中V1是该第一电压,Vth1是该第一临限电压,Vth2是该第二临限电压,Vth3是该第三临限电压,且V2是大于V1而小于V3。图式简单说明:第一图绘示习知一种非或型半导体记忆体元件之一记忆胞阵列的电路图;第二图是用以说明第一图中之记忆体元件的读取操作之时序图;第三图绘示根据本发明之第一实施例,二种非或型半导体记忆体元件之方块图;第四图绘示第三图中之记忆体元件的记忆胞阵列与周边方块之详细电路图;第五图绘示第三图中之记忆体元件的方块/字元线选择电路之详细电路图;第六图绘示第三图中之记忆体元件的感测/预充电电路之详细电路图;第七图是用以说明第三图中之记忆体元件的资料读取操作之时序图;第八图绘示根据本发明之第二实施例,一种非或型半导体记忆体元件之方块图;第九图绘示第八图中之记忆体元件的记忆胞阵列与周边方块之详细电路图;第十图绘示第八图中之记忆体元件的感测/预充电电路之详细电路图;第十一图绘示第八图中之记忆体元件的源极电压产生电路之详细电路图;以及第十二图是用以说明第八图中之记忆体元件的多重位元资料之读取操作的时序图。 |
