| 主权项 |
1.一种半导体记忆装置,其特征为:具备有,复数个记忆单元阵列,其记忆单元被配列成行列状者;选择电路,系就前述各个复数个记忆单元阵列选择其对应之行者;滙流排线,系因应前述选择电路所传达之资料的输出入而被设置者;以及复数个负载电路,系将结合于上述滙流排线之资料转送用负载分散配置成与复数个记忆单元端各者相对应者。2.如申请专利范围第1项之半导体记忆装置,其中前述复数个记忆单元阵列系被分割成复数个区块,而同一区块内之记忆单元阵列之各个系并列存取于前述各滙流排线上者。3.如申请专利范围第1项之半导体记忆装置,其中前述各负载电路系与对应之前述记忆单元阵列端之距离大致相等者。4.如申请专利范围第1项之半导体记忆装置,其中前述各负载电路系构成在控制端子上提供依写入资料而变化之信号的负载电晶体电路者。5.如申请专利范围第4项之半导体记忆装置,其中前述负载电晶体电路,系包含有第一电晶体,其电流通路系被串联连接在第一电源和前述滙流排线之间,而其闸极被连接在写入电压控制用之电源上者;以及第二电晶体,其闸极被连接在依前述写入资料而变化的信号上者。6.如申请专利范围第5项之半导体记忆装置,其中前述第一电源,系使用在内部升压之电位者。7.如申请专利范围第5项之半导体记忆装置,其中前述写入电压控制用之电源,系为至少比前述记忆单元之写入时之汲极电压高出前述第一电晶体之临限値电压者。8.如申请专利范围第5项之半导体记忆装置,其中依前述写入资料而变化之信号的高位准系比前述写入电压控制用之电源高者。9.一种半导体记忆装置,其特征为:具备有,复数个记忆单元阵列,其记忆单元被配列成行列状,且为了并列进行因应被选择之列和行之存取而被分割成区块者;选择电路,系就前述各个复数个记忆单元阵列之各者选择对应之行者;滙流排线,系因应前述选择电路所传达之资料的输出入而设置者;以及复数个负载电路,系将与前述滙流排线结合之写入用的负载,均等地分散配置成使对复数个记忆单元端各者的距离相等者;其中,前述负载电路,系在对被选择之记忆单元阵列进行一定之写入时,分散配置者之全部活性化且对前述各滙流排线供给响应前述负载之电流者。10.如申请专利范围第9项之半导体记忆装置,其中前述负载电路,系包含有第一电晶体,其电流通路系被串联连接在第一电源和前述滙流排线之间,而其闸极被连接在写入电压控制用之电源上者;以及第二电晶体,而闸极被连接在依前述写入资料而变化的信号上者。11.如申请专利范围第10项之半导体记忆装置,其中前述第一电源,系使用在内部所升压之电位者。12.如申请专利范围第10项之半导体记忆装置,其中前述写入电压控制用之电源,系为至少比前述记忆单元之写入时之汲极电压高出前述第一电晶体之临限値电压者。13.如申请专利范围第10项之半导体记忆装置,其中依前述写入资料而变化之信号的高位准系比前述写入电压控制用之电源高者。图式简单说明:第一图显示有关本发明之半导体记忆装置之要部的电路图。第二图显示第一图中之负载电路之一个构成的电路图。第三图显示被当作EEPROM之记忆单元来使用之一般非挥发性电晶体之构成的截面图。第四图显示习知于写入时具有功能之负载电路构成之半导体记忆装置之要部的电路图。 |
