| 主权项 |
1.一种槽沟式密集无接点之快闪记忆体之制作方法,其步骤包含:(a)于一晶圆基体上利用BF2植入并再接续进行热驱入而形成一P型井区;(b)生长该快闪记忆胞阵列之闸极氧化物,沉积一复晶矽I层,并进行成像以形成穿过部份该P型井区并且深达部份该基体层的槽沟,使该槽沟环绕于所留下之该P型井区的周围,并再进行氧化以形成表面密封层;(c)沉积一第一硼磷矽玻璃(borophosi-licate glass, BPSG)层并进行回流与回蚀,以填满该基体层的槽沟,以藉由填满该槽沟之该第一硼磷矽玻璃层与该基体使所留下之该P型井区与外部隔绝;(d)依续形成一氧化物-氮化物-氧化物(ONO, oxide-nitride-oxide)层,沉积一复晶矽II层并进行顺带掺杂,形成一矽化钨(WSix)层,生长一垫氧化物层,并沉积一氮化物层;(e)利用对该氮化物,垫氧化物,WSix,复晶矽II与ONO等层进行成像而界定该快闪记忆胞阵列之堆叠闸极,选择性地对该槽沟内之BPSG进行回蚀,并再除去该复晶矽I与闸极氧化物层;(f)形成该快闪记忆胞阵列的n+源极/汲极区,并为该堆叠闸极形成侧壁隔绝层;(g)沉积全面性的一复晶矽III层并进行选择性回蚀以露出该堆叠闸极之侧壁隔绝层,并再将形成的该复晶矽III层之电阻降低;(h)将该堆叠闸极之边缘与该复晶矽III层之表面加以密封,并再形成一第二BPSG层加以覆盖;(i)形成该源极/汲极埋置线之接触窗;与(j)制成金属配线导接至该些接触窗中以将该些记忆胞与该电性可抹除唯读记忆体之相关周边控制电路相连结。2.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(a)包含在该基体上长出一磊晶层,以取代原BF2离子布植及随后之热驱入步骤。3.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(a)包含使该基体在大约100/375/975 keV的植入能阶下,利用BF2离子进行植入,达到大约5E12/cm2的植入剂量剂量。4.如申请专利范围第2项之槽沟式密集无接点之快闪记忆体之制作方法,其中该磊晶层具有大约8,000至12,000A的厚度,并经硼掺杂而具有大约3-cm的电阻。5.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(b)包含长出具有厚度约为60至100A的闸极氧化物层。6.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(b)更包含在该闸极氧化物层的表面上沉积一层厚度约为1,500A的一复晶矽I层。7.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(b)更包含使该复晶矽I层于一光蚀刻成程序中成像,以在其表面上界定所要实质地垂直切割进入结构体中,并深达该基体层的槽沟之位置。8.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(b)更包含以由复晶矽I层16量起大约15,000至20,000A的程度深切形成槽沟。9.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(b)更包含在大约900至950℃之下进行再氧化,以在该基体表面上形成厚度约为100至200A的氧化层以供表面密封。10.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(c)包含以低温氧化程序沉积厚度约为2至3m的硼磷矽玻璃层以便完全覆盖该复晶矽I层的表面。11.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(c)更包含对该BPSG层进行回流的程序,以使表面平坦化,并再进行回蚀的程序直到曝露出该复晶矽I层的表面为止。12.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(d)包含首先将复晶矽I层加以再氧化为厚度约100至150A之氧化层,之后并再沉积一层具有大约50至100A厚度的氮化物层,并接续地将刚沉积的氮化物层加以再氧化为厚度约50至100A之氧化层而形成该ONO结构层。13.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(d)更包含沉积一层厚度约为1,500A的复晶矽II层于该ONO结构层之上,并在制程上顺带地以砷离子进行掺杂,达到大约5E15/cm2的剂量。14.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(d)更包含在该n+复晶矽II层之上形成一层矽化钨(WSix)层,以便将n+复晶矽II层的电阻降低。15.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(d)更包含长出一层厚度约为200至400A的垫氧化物层。16.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(d)更包含沉积一层厚度约为500至1,000A的氮化物层。17.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(d)更包含所成长之氮化物层使用作为随后选择性回蚀复晶矽III的自动对准之遮罩。18.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(e)包含利用电浆蚀刻的程序来将该氮化物,垫氧化物,WSix,复晶矽II与ONO等层不需要的部份除去,以直接地露出复晶矽I层。19.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(e)更包含令其填充于槽沟中的BPSG填充物接受进行一次选择性的回蚀程序,以除去其厚度的大约1,000至1,500A的部份。20.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(e)更包含除去该复晶矽I层与该闸极氧化物层的不需要部份。21.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(f)包含利用堆叠闸极做为遮蔽屏障,以大约25keV的植入能阶执行砷离子植入,达成大约3E15/cm2的植入剂量以形成快闪记忆胞阵列的该n+源极/汲极区。22.如申请专利范围第21项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(f)更包含利用低温氧化(low-temperatureoxidation, LTO)的程序在堆叠闸极的侧壁上形成具有大约3,000至5,000A的厚度的氧化物层。23.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(f)更包含利用活化离子蚀刻(reactive ionetching, RIE)的程序对该氧化物层进行回蚀,直到n+源极/汲极区的表面露出而形成该堆叠闸极的侧壁隔绝层。24.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(g)包含沉积具有大约3,000至4,000A的一复晶矽III层以全面性地覆盖该基体。25.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(g)更包含对该沉积的复晶矽III层执行一次选择性的回蚀,直到该堆叠闸极的该侧壁隔绝层被曝露出来时为止。26.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(g)更包含利用砷离子在大约75keV的能阶之下执行一次离子植入的程序,以达到大约5E15/cm2的砷离子植入剂量。27.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(h)包含对该堆叠闸极之边缘与该复晶矽III层之表面利用在大约900至950℃的温度下进行氧化,以形成厚度约100至150A的氧化层而加以密封。28.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(h)更包含沉积形成厚度约为12,000至16,000A的一第二BPSG层以将该堆叠闸极完全加以覆盖,该沉积而成的第二BPSG层再经回流与回蚀的程序,以使其表面平坦化,具有大约8,000至12,000A的厚度,并且是被形成于该堆叠闸极的顶部氮化物层之上。29.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(i)包含利用蚀刻为每隔多数个快闪记忆胞之n+源极/汲极的埋置线开设金属配线之接触窗。30.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(i)更包含利用蚀刻为每隔16个或更多个快闪记忆胞之n+源极/汲极的埋置线开设金属配线之接触窗。31.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(i)更包含环绕着该快闪记忆阵列而开设体线金属配线之接触窗。32.如申请专利范围第1项之槽沟式密集无接点之快闪记忆体之制作方法,其中该步骤(j)更包含形成保护性护层。33.一种槽沟式密集无接点之快闪记忆体,其包含多数个的记忆胞单元,其中每一个的该些记忆胞单元各包括建构于一矽晶圆上之一条体线,一对源极与汲极区,以及一堆叠闸极,其中:该源极与汲极区系为埋置式源极与汲极区;该体线系被环绕的埋置式源极与汲极区,以及深切入该晶圆的基体层的槽沟所环绕隔绝;该堆叠闸极包含一复晶矽I层,一氧化物-氮化物-氧化物结构,一复晶矽II层,一垫氧化物层与一氮化物层;且该对源极/汲极埋置区系将该体线夹于两者之间,而该堆叠闸极则系实质地直接座落于体线之上方。图式简单说明:第一图显示的是晶圆在P型井区完成时之垂直截面;第二图A显示的是复晶矽I层制成时之横截面;第二图B显示的是深槽沟在晶圆基体上形成时之横截面;第二图C显示的是形成有深槽沟的晶圆基体形成密封氧化物时之横截面;第三图A显示的是一层BPSG覆盖着整个基体并经回流以使其表面平坦化后之横截面;第三图B系为一截面图,其中显示BPSG层被进行回蚀以完全露出复晶矽I层;第四图显示承载本发明快闪记忆胞阵列之晶圆之上视图,其中显示了堆叠闸极的位置;第四图A为沿第四图中AA'线所截取,显示的是堆叠闸极之各堆叠层形成时之横截面;第四图B为沿第四图中BB'线所截取,显示的是进行蚀刻以露出复晶矽I层时之横截面;第四图C为沿第四图中CC'线所截取,显示的是堆叠闸极的侧壁隔绝层形成时之横截面;第四图D为沿第四图中DD'线所截取,显示的是堆叠闸极的侧壁隔绝层在另一位置上之横截面;第四图E为沿第四图中BB'线所截取,显示的是BPSG层被选择性地回蚀,且复晶矽I层被移除时之横截面;第五图A与第五图B为分别沿第四图中AA'与BB'线所截取,显示的是复晶矽III层形成时之横截面;第五图C与第五图D为分别沿第四图中CC'与DD'线所截取,显示的是复晶矽III层被回蚀,而n+被植入后之横截面;第六图显示本发明之记忆胞阵列制作完成后之晶圆俯视之示意图;第六图A,第六图B,第六图C与第六图D所显示的是第六图制作完成于晶圆上的元件,分别依AA',BB',CC'与DD'线所截取之四个垂直截面图;第七图显示本发明建构完成之记忆胞阵列之透视图;第八图A以示意图之形式显示本发明记忆胞阵列中单独一记忆胞单元之结构造形;第八图B显示第八图A以之其对应之记忆胞单元之等效电路符号;与第九图以示意方式,利用透视图的形态显示本发明的记忆胞阵列之中一部份的记忆胞之设置与连结的情形。 |
