一种基于SystemVerilog语言的验证方法及平台

摘要

本发明公开了一种基于SystemVerilog语言的验证方法及平台。该方法包括生成激励；编译激励来生成二进制数据；为生成的二进制数据添加时序信息；根据时序信息将所述二进制数据输入被测芯片；根据输入被测芯片的二进制数据以及被测芯片输出的数据验证所述被测芯片；其中验证环境使用SystemVerilog语言实现。本发明将仿真控制平台与自检控制平台相分离，易于重复利用；具有良好的兼容性，从而使得采用SystemVerilog编写的验证平台可方便的移植于各种仿真环境中；采用层次化结构，使得各模块间相对独立，降低了验证平台的复杂度，便于验证过程中对平台的维护和修改；提高了验证的准确度，并大幅的提高验证效率，节省验证时间，更快完成验证任务。

主权项

一种基于SystemVerilog语言的验证方法，其特征在于，该方法包括：生成激励；编译激励来生成二进制数据；为生成的二进制数据添加时序信息；根据时序信息将所述二进制数据输入被测芯片；根据输入被测芯片的二进制数据以及被测芯片输出的数据验证所述被测芯片；其中验证环境使用SystemVerilog语言实现。