| 主权项 |
1.一种半导体记忆元件之SDRAM,其包含:一群记忆体单元矩阵,其藉由一个位址与储存资料、列及行选择之一群单元组成;一群用于选择列与行之列行解码器;一个位元列侦测放大器与一个资料滙流排侦测放大器,其于一个读取操作中,单元资料连续地载入一个位元列与一个资料滙流排位址之位址选择之一个单元资料予以放大;一个资料输出缓冲区,其资料滙流排之资料上执行一个缓冲操作,并于资料滙流排之资料传送给全部的输入/输出(GlobalInput/Output,GIO)列后,向外界输出结果,更进一步地包括:一个设计资料组长度之模式记录器;一个行位址缓冲区与一个闩锁装置,藉由一个行有效信号控制行解码器之操作;一个资料组长度计数器装置,其于接收一个资料组起始位址后,产生一个与已设计之资料组长度一样长之资料组位址给模式记录器;一个用于控制资料组长度计数器装置之资料组控制装置;及一个资料闩锁装置,其暂时地储存传送给全部的输入/输出(Global Input/Output,GIO)列之资料,并藉由控制资料组位址传送此储存之资料给资料输出缓冲区。2.如申请专利范围第1项之SDRAM,于其中资料闩锁装置是以资料闩锁电路之数量与全部的输入/输出(Global Input/Output,GIO)列之数量相等之方式建造。3.如申请专利范围第2项之SDRAM,于其中资料闩锁装置同时具有一个传输管道结构与一个预先载入之架构。4.如申请专利范围第2项之SDRAM,于其中资料闩锁装置平行地读取资料滙流排列之N个位元输出信号,连续地将其闩入N个资料闩锁电路,并连续地由资料组位址一次读取N个资料。图式简单说明:第一图为一个传统SDRAM之方块图;第二图为依照本发明第一个较佳实施例之SDRAM方块图;第三图为显示于第二图依照本发明第一个较佳实施例之资料组长度计数器电路之详细电路图;第四图为显示于第三图之资料组长度计数器电路之操作时序图;第五图为显示于第二图依照本发明第一个较佳实施例发明之资料闩锁电路之详细电路图;及第六图为依照本发明第二个较佳实施例发明之SDRAM方块图。 |
