| 主权项 |
1.一种填满接触洞之方法,其包括下列步骤:提供一积体电路晶圆,其有装置形成于其中,及电极图样形成于其上;形成具有第一表面与第二表面之介电层之上述积体电路晶圆上,其中上述介电层之上述第二表面系接触上述积体电路晶圆;形成接触洞于上述介电层内;在形成上述接触洞后,沉积一矽化钛层于上述积体电路晶圆上,用上述矽化钛将上述接触洞填满;以及将部份之上述矽化钛层由上述介电层之上述第一表面上移除,以使上述接触洞由所留下之上述矽化钛所填满。2.如申请专利第1项所述之方法,其中上述介电层系为二氧化矽层。3.如申请专利第1项所述之方法,其中上述接触洞之形成系由RIE。4.如申请专利第1项所述之方法,其中上述矽化钛层之沉积系由PECVD法。5.如申请专利第1项所述之方法,其中上述矽化钛层之沉积系由LPCVD法。6.如申请专利第1项所述之方法,其中上述矽化钛层之沉积系由RTCVD法。7.如申请专利第1项所述之方法,其中移除部份之上述矽化钛层由上述介电层之上述第一表面上之步骤,系于上述矽化钛沉积后,在原处或不在原处之RIE法所完成。8.如申请专利第1项所述之方法,其中将部份之上述矽化钛层由上述介电层之上述第一表面上移除之步骤,系由CMP所完成。9.一种填满接触洞之方法,其包括下列步骤:提供一积体电路晶圆,其有装置形成于其中,及电极图样形成于其上;形成具有第一表面与第二表面之介电层之上述积体电路晶圆上,其中上述介电层之上述第二表面系接触上述积体电路晶圆;形成接触洞于上述介电层内;选择性沉积一矽化钛层于上述接触洞上,用上述矽化钛将上述接触洞填满;以及将部份之上述矽化钛层由上述介电层之上述第一表面上移除,以使上述接触洞为留下之上述矽化钛所填满。10.如申请专利第9项所述之方法,其中上述介电层系为二氧化矽层。11.如申请专利第9项所述之方法,其中上述接触洞之形成系由RIE。12.如申请专利第9项所述之方法,其中上述矽化钛层之选择性沉积系由PECVD法,其系将部份上述矽化钛之沉积步骤与上述矽化钛之原处蚀刻步骤交替实施,以维持选择性。13.如申请专利第9项所述之方法,其中上述矽化钛层之沉积系由LPCVD法,其系将部份上述矽化钛之沉积步骤与上述矽化钛之原处蚀刻步骤交替实施,以维持选择性。14.如申请专利第9项所述之方法,其中上述矽化钛层之沉积系由RTCVD法,其系将部份上述矽化钛之沉积步骤与上述矽化钛之原处蚀刻步骤交替实施,以维持选择性。15.如申请专利第9项所述之方法,其中将部份之上述矽化钛层由上述介电层之上述第一表面上移除之步骤,系于上述矽化钛沉积后,在原处或不在原处之RIE法所实施。16.如申请专利第9项所述之方法,其中将部份之上述矽化钛层由上述介电层之上述第一表面上移除之步骤,系由CMP所实施。17.一种填满接触洞之方法,其包括下列步骤:提供一积体电路晶圆,其有装置形成于其中,及电极图样形成于其上;形成具有第一表面与第二表面之介电层之上述积体电路晶圆上,其中上述介电层之上述第二表面系接触上述积体电路晶圆;形成接触洞于上述介电层内,其中上述接触洞具有侧壁与一底部;在形成上述接触洞于上述介电层内后,沉积一矽化钛附着层于上述积体电路层上,在各上述接触洞中,系有部份矽化钛附着层沉积于侧壁与底部上,其中上述矽化钛附着层之沉积系由CVD法所完成,其使得沉积于各上述接触洞之上述底部上之部份上述矽化钛附着层之厚度,系大于沉积于各上述接触洞之上述侧壁上之部份上述矽化钛附着层之厚度;上述矽化钛附着层沉积后,将部份之上述矽化钛层由上述介电层之上述第一表面上移除,系由原处或不在原处之RIE法所实施,而留下部份上述矽化钛附着层于各上述接触洞之上述侧壁与上述底部;以及将部份之上述矽化钛附着层从上述介电层之上述第一表面所形成之平面上移除后,选择性沉积导体金属于各上述接触洞之上述侧壁与上述底部所留下之上述矽化钛附着层上,而将上述接触洞填满。18.如申请专利第17项所述之方法,其中上述导体金属系为矽化钛。19.如申请专利第17项所述之方法,其中上述导体金属系为钨。20.如申请专利第17项所述之方法,其中上述导体金属系为铝。21.如申请专利第17项所述之方法,其中上述导体金属系为铜。22.如申请专利第17项所述之方法,其中,沉积于各上述接触洞之上述底部上之部份上述矽化钛附着层,系厚于沉积于各上述接触洞之上述侧壁上之部份上述矽化钛附着层,而该厚度差异之完成系藉由调整上述CVD法所用之反应气体之流速比而达成。23.如申请专利第17项所述之方法,其中上述介电层系为二氧化矽层。24.如申请专利第17项所述之方法,其中上述接触洞之形成系由RIE。图式简单说明:第一图A系为一剖面图,其示出具有装置形成于其中之积体电路晶圆,有介电层形成于其上,及接触洞形成于介电层内;第一图B系为第一图A之积体电路晶圆之剖面图,系有钛与氮化钛之平面层沉积于晶圆上后;第一图C系为第一图A之积体电路晶圆之剖面图,系有钨平面层形成于钛与氮化钛层上;第二图系为积体电路晶圆之剖面图,其有装置形成于其中,并有介电层形成于其上;第三图系为第二图中之积体电路晶圆之剖面图,其有接触洞形成于介电层内;第四图系为第三图之积体电路晶圆之剖面图,其有矽化钛之平面层形成于晶圆上;第五图系为第四图之积体电路晶圆之剖面图,其中矽化钛系被回蚀刻至介电层表面;第六图系为第三图之积体电路晶圆之剖面图,其有矽化钛选择性沉积于晶圆上;第七图系为SiH4/TiCl4流速比对矽化钛于矽与二氧化矽上之成长率之关系图;第八图系为第六图之积体电路晶圆之剖面图,其中矽化钛系被使用RIE而回蚀刻法,或化学机械研磨法(CMP)研磨至介电层表面;第九图系为第三图之积体电路晶圆之剖面图,其有矽化钛附着层形成于晶圆上;第十图系为第九图之积体电路晶圆之剖面图,其中矽化钛附着层系被回蚀刻至介电层之表面;以及第十一图系为第十图之积体电路晶圆之剖面图,其中导体金属系被选择性沉积于矽化钛层上。 |
