发明名称 具有单一循环运算的三元同步内容可定址记忆体
摘要 一种内容可定址记忆体(CAM)装置。CAM装置为一种同步装置其可于单一时脉周期执行全部下列运算:(l)接收源自比较基准汇流排之比较基准资料;(2)接收源自指令汇流排之一非令,指示CAM装置比较该比较基准资料与CAM阵列之第一组CAM储存格;(3)执行比较基准资料与第一组CAM储存格之比较;(4)对CAM阵列之储存匹配比较基准资料的资料所在位置产生一匹配位址;(5)存取储存于CAM阵列之第二组CAM储存格之资料,其中该第二组CAM储存格可储存匹配位置的关联资料;及(6)输出匹配位址、储存于第二组CAM储存格之资料、及/或对应于匹配位址或第二组 CAM储存格之状态资讯给输出汇流排。状态资讯包括匹配旗标,多重匹配旗标,满旗标,跳位位元,空白位元或 CAM装置之装置ID。CAM阵列也包括三元CAM储存格其可个别被遮掩而有效储存逻辑l、逻辑O或随意态用于比较运算。
申请公布号 TW413788 申请公布日期 2000.12.01
申请号 TW087118091 申请日期 1998.10.30
申请人 网路逻辑微系统公司 发明人 维拉德雷杰雷尼瓦生;宾迪格纳维S.纳特拉;山迪普科罕纳
分类号 G06F9/00 主分类号 G06F9/00
代理机构 代理人 陈长文 台北巿敦化北路二○一号七楼
主权项 1.一种用于耦合至匹配线之内容可定址记忆体(CAM)储存格,该内容可定址记忆体储存格包含:一第一记忆体储存格用以储存第一资料;一第二记忆体储存格用以储存遮掩资料;一遮掩电路用以接收比较基准资料及遮掩资料,及输出第二资料;及一比较电路耦合至该记忆体储存格及该遮掩电路,比较电路可比较第一资料与第二资料而影响匹配线之逻辑态。2.如申请专利范围第1项之内容可定址记忆体储存格,其中该第二资料包含比较基准资料。3.如申请专利范围第1项之内容可定址记忆体储存格,其中该第二资料包含响应遮掩资料产生的被遮掩资料。4.如申请专利范围第1项之内容可定址记忆体储存格,其进一步包含:一字线其系耦合至第一记忆体储存格;一第一位元线其系耦合至第一记忆体储存格;一第二位元线其系耦合至第一记忆体储存格;一第一比较基准线其系耦合至遮掩电路;及一第二比较基准线其系耦合至遮掩电路。5.如申请专利范围第4项之内容可定址记忆体储存格,其进一步包含:一遮掩字线其系耦合至第二记忆体储存格;一第一遮掩位元线其系耦合至第二记忆体储存格;及一第二遮掩位元线其系耦合至第二记忆体储存格。6.如申请专利范围第1项之内容可定址记忆体储存格,其中该遮掩电路包含:一第一电晶体具有源极耦合接地,汲极耦合至比较电路之输入,及闸极耦合至遮掩资料;及一第二电晶体具有源极耦合至第一电晶体汲极,汲极耦合至比较电路之输入,及闸极耦合至遮掩资料。7.一种用于耦合至匹配线之内容可定址记忆体电路,该内容可定址记忆体电路包含:一第一记忆体储存格用以储存第一资料;一第二记忆体储存格用以储存遮掩资料;一遮掩电路其具有输入可接收记忆体资料及遮掩资料,及又有输出可供给第一资料;及一比较电路耦合至遮掩电路,比较电路可比较第一资料及比较基准资料而影响匹配线之逻辑态。8.如申请专利范围第7项之内容可定址记忆体电路,其中该第一资料包含比较基准资料。9.如申请专利范围第7项之内容可定址记忆体电路,其中该第一资料包含响应遮掩资料产生的被遮掩资料。10.如申请专利范围第7项之内容可定址记忆体电路,其进一步包含:一字线其系耦合至第一记忆体储存格;一第一位元线其系耦合至第一记忆体储存格;一第二位元线其系耦合至第一记忆体储存格;一第一比较基准线其系耦合至遮掩电路;及一第二比较基准线其系耦合至遮掩电路。11.如申请专利范围第10项之内容可定址记忆体电路,其进一步包含:一遮掩字线其系耦合至第二记忆体储存格;一第一遮掩位元线其系耦合至第二记忆体储存格;及一第二遮掩位元线其系耦合至第二记忆体储存格。12.如申请专利范围第7项之内容可定址记忆体电路,其中该遮掩电路包含:一第一电晶体具有源极耦合接地,汲极耦合至比较电路之输入,及闸极耦合第二记忆体储存格;及一第二电晶体具有源极耦合至第一记忆体储存格,汲极耦合至第一电晶体汲极,及闸极耦合第二记忆体储存格。13.如申请专利范围第7项之内容可定址记忆体电路,其中该遮掩电路包含一NOR闸。14.一种运算内容可定址记忆体装置之方法,该方法包含:提供源自记忆体储存格之第一资料给比较电路;提供源自遮掩电路之第二资料给比较电路;比较第一资料与第二资料;以及响应比较决定匹配线之逻辑态。15.如申请专利范围第14项之方法,其中该第二资料包含比较基准资料。16.如申请专利范围第14项之方法,其中该第二资料包含被遮掩的资料。17.一种运算内容可定址记忆体装置之方法,该方法包含:提供源自遮掩电路之第一资料给比较电路;提供比较基准资料给比较电路;比较第一资料与第二资料;及响应比较决定匹配线之逻辑态。18.如申请专利范围第17项之方法,其中该第一资料包含储存于记忆体储存格之资料。19.如申请专利范围第17项之方法,其中该第一资料包含被遮掩的资料。20.一种由同步内容可定址记忆体装置存取资料之方法,其包含:将资料载入CAM装置之复数CAM储存格;对CAM装置之各该复数CAM储存格载入个别遮掩资料;指令CAM装置比较比较基准资料与储存于复数第一CAM储存格之资料;比较比较基准资料与储存于未由个别遮掩资料遮掩的各该复数CAM储存格之资料;感测储存于CAM储存格之资料;以及由CAM装置输出被感测的资料,其中该等指令、比较、感测及输出步骤全部皆发生于少于三个时脉周期。21.一种由同步内容可定址记忆体装置存取资料之方法,其包含:指令CAM装置比较比较基准资料与储存于复数第一可个别遮掩的CAM储存格之资料;比较比较基准资料与储存于复数第一可个别遮掩的CAM储存格之资料;对复数储存匹配比较基准资料之资料的CAM储存格中之至少一者决定一匹配位址;以及由CAM装置输出匹配位址,其中指令、比较、决定及输出步骤全部皆发生于少于三个时脉周期。22.一种同步内容可定址记忆体装置,其包含:一CAM阵列其具有复数个别可遮掩CAM储存格,其各自包括一记忆体储存格用以储存资料及一遮掩储存格用以储存遮掩资料,该CAM阵列也包括复数匹配线;一时脉输入用以接收时脉信号;一编码器其系耦合至CAM阵列用以编码信号于匹配线及产生被编码的匹配位址;一位址解码器其系耦合而可接收被编码的匹配位址及提供被解码的匹配位址给CAM阵列;以及一指令解码器其系耦合至CAM阵列及时脉输入,指令解码器可接收一指令其指示CAM装置比较比较基准资料与储存于个别被遮掩的CAM储存格之记忆体储存格之资料,及于接收指令后于少于三个时脉周期内输出匹配位置之CAM位址。23.如申请专利范围第22项之同步内容可定址记忆体装置,其进一步包含时序产生器耦合至指令解码器及时脉输入,时序产生器用于输出复数信号给比较基准储存元件、编码器及位址解码器。24.如申请专利范围第22项之同步内容可定址记忆体装置,其中该编码器包含一优先顺序编码器。图式简单说明:第一图为根据本发明之CAM装置之一具体例之方块图;第二图为第一图之CAM装置之一具体例之方块图;第三图为CAM储存格之一具体例之方块图;第四图为第三图CAM储存格之一具体例;第五图为于单一时脉周期执行写入与比较运算之方法之一具体例;第六图为由第一图时序产生器产生之信号之一具体例之时序图;第七图为第一图时序产生器之一具体例;第八图为第一图之时序产生器之另一具体例;第九图为时序图示例说明第一图之CAM装置之管线运算模态;第十图为输出至第一图之ADS BUS之信号之一具体例;第十一图为输出至第一图之ADS BUS之信号之另一具体例;第十二图为三元CAM阵列之一具体例之方块图;第十三图为第十二图之三元CAM阵列之一具体例;第十四图为三元CAM储存格之一具体例之方块图;第十五图为第十四图三元CAM储存格之一具体例之电路图;第十六图为另一种三元CAM储存格之电路图;第十七图为线图比较第十五图与第十六图之三元CAM储存格之性能;第十八图为另一种三元CAM储存格之方块图;第十九图为第十八图之三元CAM储存格之一具体例之电路图;及第二十图为三元CAM储存格之另一具体例。
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