| 主权项 |
1.一种电容下电极之制程,其系可应用于一半导体基板上方具一介电层,且于该介电层上方具一蚀刻终止层之记忆单元中,其中该制程之步骤系可包括:a)形成一牺牲层于该蚀刻终止层上方;b)去除该牺牲层、该蚀刻终止层以及该介电层之部分区域,以形成一接触窗;c)形成一第一非晶矽层于该牺牲层上方与该接触窗之侧壁及底部;d)去除部份该第一非晶矽层与该牺牲层,以暴露出该牺牲层之部分区域;e)形成一第二非晶矽层于该第一非晶矽层上方及侧壁、以及该牺牲层之部分区域上方及侧壁;f)去除部份该第二非晶矽层,以保留该第二非晶矽层之部分区域,以及去除该牺牲层,以暴露出该蚀刻终止层;g)形成一第三非晶矽层于该第一非晶矽层及该第二非晶矽层下方区域内之该第一非晶矽层、该第二非晶矽层及该蚀刻终止层之表面上方;以及h)形成一半球状复晶矽层(hemispherical grained Si, HSG)于该第一非晶矽层、该第二非晶矽层及该第三非晶矽层之表面上方,以完成一电容下电极之制程;俾得以藉由该半球状复晶矽层所构成之表面积,供作为电容表面积之用。2.如申请专利范围第1项所述之电容下电极之制程,其中该半导体基板系可为一矽基板(Si Substrate)。3.如申请专利范围第1项所述之电容下电极之制程,其中形成该介电层之方法系可为一化学汽相沈积法(Chemical Vapor Deposition, CVD)。4.如申请专利范围第1项所述之电容下电极之制程,其中该介电层系可为一未掺杂矽玻璃层(NondopedSilicon Glass, NSG),且该未掺杂矽玻璃层(NSG)之厚度系可为1000-3000。5.如申请专利范围第1项所述之电容下电极之制程,其中形成该蚀刻终止层之方法系可为一化学汽相沈积法(Chemical Vapor Deposition,CVD)。6.如申请专利范围第1项所述之电容下电极之制程,其中该蚀刻终止层系可为一氮矽化合物层(SiNx),且该氮矽化合物层之厚度系可为100-300。7.如申请专利范围第1项所述之电容下电极之制程,其中该记忆单元系可为一动态随机存取记忆体(DRAM)。8.如申请专利范围第1项所述之电容下电极之制程,其中于该步骤(a)中,形成该牺牲层(Sacrificial Layer)之方法系可为一化学气相沈积法(Chemical Vapor Deposition, CVD)。9.如申请专利范围第1项所述之电容下电极之制程,其中于该步骤(a)中,该牺牲层(Sacrificial Layer)系可为一牺牲氧化层(Sacrificial Oxide),且该牺牲氧化层之厚度系可至少为6000。10.如申请专利范围第1项所述之电容下电极之制程,其中于该步骤(b)中,形成该接触窗(ContactWindow)之方法系可以一光学微影及蚀刻技术为之。11.如申请专利范围第1项所述之电容下电极之制程,其中于该步骤(c)中,形成该第一非晶矽层(Amorphous Silicon)之方法系可为一化学气相沈积法(Chemical Vapor Deposition, CVD)。12.如申请专利范围第1项所述之电容下电极之制程,其中于该步骤(c)中,该第一非晶矽层之厚度系可为1000-3000。13.如申请专利范围第1项所述之电容下电极之制程,其中于该步骤(d)中,去除部份该第一非晶矽层与该牺牲层之方法系可以一光学微影及蚀刻技术为之。14.如申请专利范围第1项所述之电容下电极之制程,其中于该步骤(e)中,形成该第二非晶矽层(AmorphousSilicon)之方法系可为一化学气相沈积法(ChemicalVapor Deposition, CVD)。15.如申请专利范围第1项所述之电容下电极之制程,其中于该步骤(e)中,该第二非晶矽层之厚度系可为1000-3000。16.如申请专利范围第1项所述之电容下电极之制程,其中于该步骤(f)中,系可包含步骤:f1)蚀刻部份该第二非晶矽层,以保留位于该第一非晶矽层及该牺牲层侧壁之部分该第二非晶矽层;以及f2)完全蚀刻该牺牲层,以暴露出该蚀刻终止层。17.如申请专利范围第16项所述之电容下电极之制程,其中于该步骤(f1)中,蚀刻部份该第二非晶矽层之方法系可为一乾式蚀刻法(Dry Etching),俾以等向性蚀刻该第二非晶矽层之部分区域。18.如申请专利范围第16项所述之电容下电极之制程,其中于该步骤(f2)中,遂行蚀刻该牺牲层之方法系可为一湿式蚀刻法(Wet Etching),且于遂行该湿式蚀刻法时,系可以一含有氢氟酸(Hydrofluoric Acid, HF)之B.O.E.蚀刻溶液予以遂行之,俾以完全去除该牺牲层。19.如申请专利范围第1项所述之电容下电极之制程,其中于该步骤(g)中,系可包含步骤:g1)形成该第三非晶矽层(Amorphous Silicon)于该第一非晶矽层、该第二非晶矽层及该蚀刻终止层之表面上方;以及g2)蚀刻部份该第三非晶矽层,俾以保留位于该第一非晶矽层及该第二非晶矽层下方区域内之该第一非晶矽层、该第二非晶矽层及该蚀刻终止层表面上方之部分该第三非晶矽层。20.如申请专利范围第19项所述之电容下电极之制程,其中于该步骤(g1)中,形成该第三非晶矽层之方法系可为一化学气相沈积法(Chemical Vapor Deposition, CVD),且该第三非晶矽层之厚度系可为300-800。21.如申请专利范围第19项所述之电容下电极之制程,其中于该步骤(g2)中,去除部份该第三非晶矽层之方法系可为一乾式蚀刻法。22.如申请专利范围第1项所述之电容下电极之制程,其中于该步骤(h)中,形成该半球状复晶矽层(hemispherical grained Si, HSG)之步骤系可为遂行一回火(anneal)程序,以使该第一非晶矽层、该第二非晶矽层以及该第三非晶矽层表面形成一呈半球状表面之半球状复晶矽层(hemispherical grained Si, HSG);其中,于遂行该回火程序时之操作温度系可控制在580℃-620℃之间。23.如申请专利范围第1项所述之电容下电极之制程,其中于该步骤(h)中,更可于形成该半球状复晶矽层之后,遂行一磷酸(Phosphoric Acid,H3PO4)处理程序,俾以加强该半球状复晶矽层之不平坦现象。24.如申请专利范围第1项所述之电容下电极之制程,其中于该步骤(h)之后更可包括下列步骤:i)形成另一介电层于该蚀刻终止层以及该半球状复晶矽层之表面上方;以及j)形成一复晶矽层于该另一介电层上方,俾以完成一电容之制程。25.如申请专利范围第24项所述之电容下电极之制程,其中于该步骤(i)及(j)中,形成该另一介电层或该复晶矽层之方法系可为一低压化学汽相沈积法(LPCVD)。26.如申请专利范围第24项所述之电容下电极之制程,其中于该步骤(i)中,该另一介电层系可为一氧化物-氮化物-氧化物层(Oxide-ON-Nitride-ON-Oxide, ONO),且该另一介电层之厚度系可为50-200。27.如申请专利范围第24项所述之电容下电极之制程,其中于该步骤(j)中,该复晶矽层系可为一已掺杂之复晶矽层(Doped Polysilicon)。28.一种电容下电极之结构,其系可应用于一半导体基板上方具一介电层,且于该介电层上方具一蚀刻终止层之记忆单元中,其中该电容下电极之结构系可包括:一接触窗(contact window),其系分布于该蚀刻终止层以及该介电层中;一第一导电层,其系分布于该接触窗底部及侧壁中,且向上延伸而形成一蕈状结构;一第二导电层,其系分布于该接触窗周围之该蚀刻终止层上方,以及分布于该第一导电层之内侧表面上;以及一第三导电层,其系分布于该第一导电层及该第二导电层之表面上方,俾以藉由该第一导电层、该第二导电层以及该第三导电层供作为一电容下电极结构,且藉由该第三导电层所构成之表面积供作为电容表面积之用。29.如申请专利范围第28项所述之电容下电极之结构,其中该半导体基板系可为一矽基板(Si Substrate)。30.如申请专利范围第28项所述之电容下电极之结构,其中该介电层系可为一未掺杂矽玻璃层(Nondoped Silicon Glass, NSG),且该未掺杂矽玻璃层(NSG)之厚度系可为1000-3000。31.如申请专利范围第28项所述之电容下电极之结构,其中该蚀刻终止层系可为一氮矽化合物层(SiNx),且该氮矽化合物层之厚度系可为100-300。32.如申请专利范围第28项所述之电容下电极之结称,其中该记忆单元系可为一动态随机存取记忆体(DRAM)。33.如申请专利范围第28项所述之电容下电极之结构,其中该第一导电层系可为一非晶矽层(Amorphous Silicon)。34.如申请专利范围第28项所述之电容下电极之结构,其中该第二导电层系可为一非晶矽层(AmorphousSilicon),且该第二导电层之厚度系可为300-800。35.如申请专利范围第28项所述之电容下电极之结构,其中该第三导电层系可为一半球状复晶矽层(hemispherical grained Si, HSG)。36.如申请专利范围第28项所述之电容下电极之结构,其中更包含:另一介电层,其系分布于该第三导电层之表面上方;以及一第四导电层,其系分布于该另一介电层之上方,俾以作为一电容上电极之用。37.如申请专利范围第36项所述之电容下电极之结构,其中该另一介电层系可为一氧化物-氮化物-氧化物层(Oxide-ON-Nitride-ON-Oxide, ONO),且该另一介电层之厚度系可为50-200。38.如申请专利范围第36项所述之电容下电极之结构,其中该第四导电层系可为一已掺杂之复晶矽层(Doped Polysilicon)。图式简单说明:第一图(a)-第一图(b):其系为习知形成电容结构之制程流程示意图。第二图(a)-第二图(b):其系为另一习知形成电容结构之制程流程示意图。第三图(a)-第三图(d):其系为又一习知形成电容结构之制程流程示意图。第四图(a)-第四图(g):其系为本案之一较佳实施例之电容结构制程流程示意图。 |
