| 主权项 |
1.一种积体电路之金属阻障层的制作方法,包括下列步骤:(a)提供一表面已形成有一介电层的基板;(b)于所述介电层中形成一个或数个沟槽(trench);(c)形成一钛金属层;(d)利用化学气相沉积法(Chemical Vapor Deposition;CVD)形成一第一氮化钛层;(e)利用物理气相沉积法(Physical Vapor Deposition;PVD)形成一第二氮化钛层;(f)沉积一金属成核层(nucleation layer);(g)沉积一插塞(plug)金属层以填满所述沟槽;(h)移除所述介电层上之所述插塞金属层、所述金属成核层、所述第二氮化钛层、所述第一氮化钛层及所述钛金属层,完成金属沟填之制作。2.如申请专利范围第1项所述积体电路之金属阻障层的制作方法,其中所述钛金属层系利用物理气相沉积法(PVD)形成。3.如申请专利范围第1项所述积体电路之金属阻障层的制作方法,其中所述钛金属层之厚度系介于30至500之间。4.如申请专利范围第1项所述积体电路之金属阻障层的制作方法,其中所述化学气相沉积(CVD)之第一氮化钛层系利用有机的含钛反应气体TDMAT(Tetrakis-Dimethylamino-Titanium;Ti-(N(CH3)2)4)为反应前驱物。5.如申请专利范围第1项所述积体电路之金属阻障层的制作方法,其中所述第一氮化钛层厚度系介于20至200之间。6.如申请专利范围第1项所述积体电路之金属阻障层的制作方法,其中所述第二氮化钛层厚度系介于30至300之间。7.如申请专利范围第1项所述积体电路之金属阻障层的制作方法,其中所述金属成核层系为一钨金属层。8.如申请专利范围第1项所述积体电路之金属阻障层的制作方法,其中所述插塞金属层系为一钨金属层。9.如申请专利范围第7项或第8项所述积体电路之金属阻障层的制作方法,其中所述钨金属层系利用化学气相沉积法(CVD)形成。10.如申请专利范围第1项所述积体电路之金属阻障层的制作方法,其中所述(h)步骤之移除所述介电层上之所述插塞金属层、所述金属成核层、所述第二氮化钛层、所述第一氮化钛层及所述钛金属层系采用化学机械研磨法(CMP)。11.一种积体电路之金属阻障层的制作方法,包括下列步骤:(a)于表面具有一介电层的基板中形成一个或数个沟槽(trench);(b)利用化学气相沉积法(Chemical Vapor Deposition;CVD)形成一第一阻障层(barrier layer);(c)利用物理气相沉积法(Physical Vapor Deposition;PVD)形成一第二阻障层;(d)进行金属沟填制程。12.如申请专利范围第11项所述积体电路之金属阻障层的制作方法,其中所述(b)步骤形成所述第一阻障层之前可先形成一与矽基板间接触电阻佳之金属层。13.如申请专利范围第12项所述积体电路之金属阻障层的制作方法,其中所述与矽基板间接触电阻佳之金属层系为一物理气相沉积(PVD)钛金属层。14.如申请专利范围第12项所述积体电路之金属阻障层的制作方法,其中所述金属层之厚度系介于30至500之间。15.如申请专利范围第11项所述积体电路之金属阻障层的制作方法,其中所述第一阻障层系为氮化钛层。16.如申请专利范围第11项所述积体电路之金属阻障层的制作方法,其中所述第一阻障层厚度系介于20至200之间。17.如申请专利范围第11项所述积体电路之金属阻障层的制作方法,其中所述第二阻障层系为一氮化钛层。18.如申请专利范围第11项所述积体电路之金属阻障层的制作方法,其中所述第二阻障层厚度系介于30至300之间。19.如申请专利范围第1项所述积体电路之金属阻障层的制作方法,其中所述(d)步骤之金属沟填制程系依序沉积金属成核层(nucleation layer)及插塞(plug)金属层,并移除所述介电层上之所述插塞金属层、所述金属成核层、所述第二阻障层及所述第一阻障层。图式简单说明:第一图为本发明实施例中于一具有沟槽之基板上依序形成一PVD-钛金属层、一CVD-氮化钛层及一PVD-超薄氮化钛层之剖面示意图。第二图为本发明实施例中有、无制作PVD-超薄氮化钛层之晶片其暴露于大气中之时间与片电阻变化量之相对关系图。 |
