| 主权项 |
1.一种可执行有限场所有运算之算术运算电路,包括:一可执行有限场载入、乘法AB、指数BN、乘法反元素B-1四个基本运算指令的处理单元,用以接收有限场元素A、B,并根据一运算控制信号以输出有限场中除加法外之任何型态运算,其中,A、B为有限场之元素,N为正整数;以及一运算逻辑单元,根据该运算控制信号以重置该运算处理单元或累加该处理单元之输出,藉以完成有限场之加法运算。2.如申请专利范围第1项所述之算术运算电路,其中,该运算逻辑单元系包括一加法器,其重置端连接至该运算控制信号、而输出则连接至该处理单元之一输入。3.如申请专利范围第1项所述之算术运算电路,其中,该运算控制信号系由一控制电路提供,包括一组运算选择信号及一组时序控制信号,分别根据该有限场之大小、该质多项式之系数、及该运算控制信号以决定该处理单元及该累加器所执行之运算及处理该处理单元及该累加器之时序。4.如申请专利范围第3项所述之算术运算电路,其中,该控制电路包括一有限场大小控制电路及一质多项式产生器电路,利用组合逻辑电路以决定该有限场之大小及产生该质多项式之系数。5.如申请专利范围第1项之算术运算电路,其中,该处理单元系包括:一可执行有限场CD及CD2运算之计算器,用以接收该有限场之元素C、D,并依据该运算控制信号输出CD或CD2;一暂存器,用以暂存该计算器之输出;一逻辑单元,根据该运算控制信号并以将该有限场元素C、D或该暂存器之资料输入该计算器;以及一开关,根据该运算控制信号以输出该暂存器之资料。6.如申请专利范围第5项所述之算术运算电路,其中,该运算控制信号包括一组时序控制信号,用以控制该逻辑单元及该暂存器之处理时序及资料传递。7.如申请专利范围第5项所述之算术运算电路,其中,该有限场对应一质多项式F及其衍生多项式F ',分别以标准基底表示成[f0,f1,...,fm-l]信号及[f0',f'1,...,f 'm-l]信号,该有限场元素C、D分别以标准基底表示成[c0,c1,...,cm-l]信号及[d0,d1,...,dm-l]信号,其中,f 'i=0当进行CD运算、f'i=fm-lfi+fi-l(l≦i≦m-l)及f'0=fm-lf0当执行CD2运算,且m为正整数,而该计算器则包括:[m,m]阵列之运算单元,各具有一C输入端、一D输入端、一F输入端、一F'输入端、一列控制p端、一列控制q端、一p输入端、一q输入端、一p输出端、一q输出端及一控制信号端,其中,[i,k]运算单元之C输入端连接该ci信号、D输入端连接该dm-k信号、F输入端连接该f'i信号、F'输入端连接该f'i信号、p输入端连接[i-l,k-l]运算单元之p输出端、q输入端连接[i-l,k-l]运算单元之q输出端、列控制p端连接[i-l,k-l]运算单元之p输出端、列控制q端连接[i-l,k-l]运算单元之q输出端、p输入端连接[i-l,k-l]运算单元之p输出端,而该[i,k]运算单元之p输出端及q输出端则在该控制信号端连接逻辑0时为Cidm-k+p[m-l,k-l]fi+p[i-l,k-l],及,在该控制信号端连接逻辑1时分别为q[i-l,k]及Cidm-k+p[m-l,k-l]f'i+q[m-l,k-l]fi+q[i-l,k-l],另外,[0,k]运算单元之q输入端连接逻辑0.[i,0]运算单元及[0,k]运算单元之p输入端连接逻辑0.[m-l,l]运算单元之列控制p端及列控制q端连接逻辑0.而该[m,m]阵列中[i,m]运算单元之控制信号端则连接逻辑1,其中,0≦i≦m-l且l≦k≦m。8.如申请专利范围第7项所述之算术运算电路,其中,各运算单元系由一组合逻辑电路所构成。9.如申请专利范围第7项所述之算术运算电路,其中,各运算单元系包括:一第一AND闸,具有二输入,分别连接至该运算单元之C输入端及D输入端;一第二AND闸,具有二输入,分别连接至该运算单元之F输入端及列控制q端;一第三AND闸,具有二输入,分别连接至该运算单元之F输入端及列控制p端;一XOR闸,具有四输入,分别连接至该运算单元之p输入端及该第一AND闸、该第二AND闸、该第三AND闸之输出,该XOR闸之输出系该运算单元之q输出端;以及一多工器,其控制端连接至该运算单元之控制信号端、输入端分别连接至该XOR闸之输出及该运算单元之q输入端,输出端则连接至该运算单元之p输出端。10.如申请专利范围第6项所述之算术运算电路,其中,该有限场对应一质多项式F及其衍生多项式F',分别以标准基底表示成[f0,f1,...,fm-l]信号及[f'0,f'1,...,f'm-l]信号,该有限场元素C、D分别以标准基底表示成[c0,c1,...,cm-l]信号及[d0,d1,...,dm-l]信号,其中,当f'i=0,该计算器系进行CD运算、f'i=fm-lfi+fi-l(l≦i≦m-l)且f'0=fM-lf0,该计算器则进行CD2运算,该计算器可扩展成一通用性计算器,藉以适于所有m≦M之有限场运算,其中,m、M为正整数,该通用性计算器系包括:[M,M]阵列之运算单元,各具有一C输入端、一D输入端、一F输入端、一F'输入端、一列控制p端、一列控制q端、一p输入端、一q输入端、一carry1输入端、一carry2输入端、一carry1输出端、一carry2输出端、一m输入端、一p输出端、一q输出端及一控制信号端,其中,[i,k]运算单元之C输入端连接该ci信号、D输入端连接该dm-k信号、F输入端连接该fi信号、F'输入端连接该f'i信号、p输入端连接[i-l,k-l]运算单元之p输出端、q输入端连接[i-l,k-l]运算单元之q输出端、carry1输入端连接[i+l,k]运算单元之carry1输出端、carry2输入端连接[i+l,k]运算单元之carry2输出端、一carry2输出端、m输出端连接一决定该有限场大小之信号、列控制p端连接[i-l,k-l]运算单元之p输出端、列控制q端连接[i-l,k-l]运算单元之q输出端、p输入端连接[i-l,k-l]运算单元之p输出端,而该[i,k]运算单元之p输出端及q输出端则在该控制信号端连接逻辑0时为Cidm-k+p[m-l,k-l]fi+p[i-l,k-l],及,在该控制信号端连接逻辑1时分别为q[i-l,k]及Cidm-k+p[m-l,k-l]f'i+q[m-l,k-l]fi+q[i-l,k-l],另外,[0,k]运算单元之q输入端连接逻辑0.[i,0]运算单元及[0,k]运算单元之p输入端连接逻辑0.[M-l,l]运算单元之列控制p端及列控制q端连接逻辑0.而该[M,M]阵列中[i,M]运算单元之控制信号端则连接逻辑1,其中,0≦i≦m-l且l≦k≦m。11.如申请专利范围第10项所述之算术运算电路,其中,各运算单元系由一组合逻辑电路所构成。12.如申请专利范围第10项所述之算术运算电路,其中,各运算单元系包括:一第一多工器,其控制端连接至该运算单元决定该有限场大小之信号、输入端分别连接至该p输入端及该carry1输入端,输出端则连接至该运算单元之carry1输出端。一第二多工器,其控制端连接至该运算单元决定该有限场大小之信号、输入端分别连接至该q输入端及该carry2输入端,输出端则连接至该运算单元之carry2输出端。一第一AND闸,具有二输入,分别连接至该运算单元之C输入端及D输入端;一第二AND闸,具有二输入,分别连接至该运算单元之F'输入端及该第二多工器之输出;一第三AND闸,具有二输入,分别连接至该运算单元之F输入端及该第一多工器之输出;一XOR闸,具有四输入,分别连接至该运算单元之q输入端及该第一AND闸、该第二AND闸、该第三AND闸之输出,该XOR闸之输出系该运算单元之p输出端;以及一第三多工器,其控制端连接至该运算单元之控制信号端、输入端分别连接至该XOR闸之输出及该运算单元之p输入端,输出端则连接至该运算单元之q输出端。13.一可执行有限场载入、乘法AB、指数BN、乘法反元素B-1四个基本运算指令的处理单元,用以接收有限场元素A、B,并根据一运算控制信号以输出有限场中除加法外之任何型态运算,其中,A、B为有限场之元素,N为正整数,该处理单元系包括:一可执行AB及AB2运算之计算器,根据该运算控制信号以接收有限场元素A、B,藉以输出AB或AB2;一暂存器,暂存该计算器之输出;以及一逻辑单元,接收该有限场元素A、B,并根据该运算控制信号将该有限场元素A、B及该暂存器之资料选择性输入该计算器,藉以使该计算器在该运算控制信号之程序控制下正确输出AB、AB2.BN或B-1。14.如申请专利范围第13项所述之处理器,其中更包括一开关,根据该运算控制信号以输出该暂存器之资料。15.如申请专利范围第13项所述之算术运算电路,其中,该运算控制信号包括一组时序控制信号,用以控制该逻辑单元及该暂存器之处理时序及资料传递。16.如申请专利范围第13项所述之算术运算电路,其中,该有限场对应一质多项式F及其衍生多项式F',分别以标准基底表示成[f0,f1,...,fm-l]信号及[f'0,f'1,...,f'm-l]信号,该有限场元素C、D分别以标准基底表示成[c0,c1,...,cm-l]信号及[d0,d1,...,dm-l]信号,其中,f'i=0当进行CD运算、f'i=fm-lfi+fi-l(l≦i≦m-l)及f'0=fm-lf0当执行CD2运算,且m为正整数,而该计算器则包括:[m,m]阵列之运算单元,各具有一C输入端、一D输入端、一F输入端、一F'输入端、一列控制p端、一列控制q端、一p输入端、一q输入端、一p输出端、一q输出端及一控制信号端,其中,[i,k]运算单元之C输入端连接该ci信号、D输入端连接该dm-k信号、F输入端连接该fi信号、F'输入端连接该f'i信号、p输入端连接[i-l,k-l]运算单元之p输出端、q输入端连接[i-l,k-l]运算单元之q输出端、列控制p端连接[i-l,k-l]运算单元之p输出端、列控制q端连接[i-l,k-l]运算单元之q输出端、p输入端连接[i-l,k-l]运算单元之p输出端,而该[i,k]运算单元之p输出端及q输出端则在该控制信号端连接逻辑0时为Cidm-k+p[m-l,k-l]fi+p[i-l,k-l],及,在该控制信号端连接逻辑1时分别为q[i-l,k]及Cidm-k+p[m-l,k-l]f'i+q[m-l,k-l]fi+q[i-l,k-l],另外,[0,k]运算单元之q输入端连接逻辑0.[i,0]运算单元及[0,k]运算单元之p输入端连接逻辑0.[m-l,l]运算单元之列控制p端及列控制q端连接逻辑0.而该[m,m]阵列中[i,m]运算单元之控制信号端则连接逻辑1,其中,0≦i≦m-l且l≦k≦m。17.如申请专利范围第16项所述之算术运算电路,其中,各运算单元系由一组合逻辑电路所构成。18.如申请专利范围第16项所述之算术运算电路,其中,各运算单元系包括:一第一AND闸,具有二输入,分别连接至该运算单元之C输入端及D输入端;一第二AND闸,具有二输入,分别连接至该运算单元之F输入端及列控制q端;一第三AND闸,具有二输入,分别连接至该运算单元之F输入端及列控制p端;一XOR闸,具有四输入,分别连接至该运算单元之p输入端及该第一AND闸、该第二AND闸、该第二AND闸之输出,该XOR闸之输出系该运算单元之q输出端;以及一多工器,其控制端连接至该运算单元之控制信号端、输入端分别连接至该XOR闸之输出及该运算单元之q输入端,输出端则连接至该运算单元之p输出端。19.如申请专利范围第13项所述之算术运算电路,其中,该有限场对应一质多项式F及其衍生多项式F',分别以标准基底表示成[f0,f1,...,fm-l]信号及[f0',f'1,...,f'm-l]信号,该有限场元素C、D分别以标准基底表示成[c0,c1,...,cm-l]信号及[d0,d1,...,dm-l]信号,其中,当f 'i=0,该计算器系进行CD运算、f 'i=fm-lfi+fi-l(l≦i≦m-l)且f '0=fM-lf0,该计算器则进行CD2运算,该计算器可扩展成一通用性计算器,藉以适于所有m≦M之有限场运算,其中,m、M为正整数,该通用性计算器系包括:[M,M]阵列之运算单元,各具有一C输入端、一D输入端、一F输入端、一F'输入端、一列控制p端、一列控制q端、一p输入端、一q输入端、一carry1输入端、一carry2输入端、一carry1输出端、一carry2输出端、一m输入端、一p输出端、一q输出端及一控制信号端,其中,[i,k]运算单元之C输入端连接该ci信号、D输入端连接该dm-k信号、F输入端连接该fi信号、F'输入端连接该f 'i信号、p输入端连接[i-l,k-l]运算单元之p输出端、q输入端连接[i-l,k-l]运算单元之q输出端、carry1输入端连接[i+l,k]运算单元之carry1输出端、carry2输入端连接[i+l,k]运算单元之carry2输出端、一carry2输出端、m输出端连接一决定该有限场大小之信号、列控制p端连接[i-l,k-l]运算单元之p输出端、列控制q端连接[i-l,k-l]运算单元之q输出端、p输入端连接[i-l,k-l]运算单元之p输出端,而该[i,k]运算单元之p输出端及q输出端则在该控制信号端连接逻辑0时为Cidm-k+p[m-l,k-l]fi+p[i-l,k-l],及,在该控制信号端连接逻辑1时分别为q[i-l,k]及Cidm-k+p[m-l,k-l]f'i+q[m-l,k-l]fi+q[i-l,k-l],另外,[0,k]运算单元之q输入端连接逻辑0.[i,0]运算单元及[0,k]运算单元之p输入端连接逻辑0.[M-l,l]运算单元之列控制p端及列控制q端连接逻辑0.而该[M,M]阵列中[i,M]运算单元之控制信号端则连接逻辑1,其中,0≦i≦m-l且l≦k≦m。20.如申请专利范围第19项所述之算术运算电路,其中,各运算单元系由一组合逻辑电路所构成。21.如申请专利范围第19项所述之算术运算电路,其中,各运算单元系包括:一第一多工器,其控制端连接至该运算单元决定该有限场大小之信号、输入端分别连接至该p输入端及该carry1输入端,输出端则连接至该运算单元之carry1输出端。一第二多工器,其控制端连接至该运算单元决定该有限场大小之信号、输入端分别连接至该q输入端及该carry2输入端,输出端则连接至该运算单元之carry2输出端。一第一AND闸,具有二输入,分别连接至该运算单元之C输入端及D输入端;一第二AND闸,具有二输入,分别连接至该运算单元之F'输入端及该第二多工器之输出;一第三AND闸,具有二输入,分别连接至该运算单元之F输入端及该第一多工器之输出;一XOR闸,具有四输入,分别连接至该运算单元之q输入端及该第一AND闸、该第二AND闸、该第三AND闸之输出,该XOR闸之输出系该运算单元之p输出端;以及一第三多工器,其控制端连接至该运算单元之控制信号端、输入端分别连接至该XOR闸之输出及该运算单元之p输入端,输出端则连接至该运算单元之q输出端。22.一种可执行AB、AB2运算之算术运算电路,其中,该有限场对应一质多项式F及其衍生多项式F',分别以标准基底表示成[f0,f1,...,fm-l]信号及[f0',f'1,...,f'm-l]信号,该有限场元素A、B分别以标准基底表示成[a0,a1,...,am-l]信号及[b0,b1,...,bm-l]信号,其中,f'i=0当进行AB运算、f'i=fm-lfi+fi-l(l≦i≦m-l)及f'0=fm-lf0当执行AB2运算,且m为正整数,该计算器系包括:[m,m]阵列之运算单元,各具有一A输入端、一B输入端、一F输入端、一F'输入端、一列控制p端、一列控制q端、一p输入端、一q输入端、一p输出端、一q输出端及一控制信号端,其中,[i,k]运算单元之A输入端连接该ai信号、B输入端连接该bm-k信号、F输入端连接该fi信号、F'输入端连接该f'i信号、p输入端连接[i-l,k-l]运算单元之p输出端、q输入端连接[i-l,k-l]运算单元之q输出端、列控制p端连接[i-l,k-l]运算单元之p输出端、列控制q端连接[i-l,k-l]运算单元之q输出端、p输入端连接[i-l,k-l]运算单元之p输出端,而该[i,k]运算单元之p输出端及q输出端则在该控制信号端连接逻辑0时为aibm-k+p[m-l,k-l]fi+p[i-l,k-l],及,在该控制信号端连接逻辑1时分别为q[i-l,k]及aibm-k+p[m-l,k-l]f'i+q[m-l,k-l]fi+q[i-l,k-l],另外,[0,k]运算单元之q输入端连接逻辑0.[i,0]运算单元及[0,k]运算单元之p输入端连接逻辑0.[m-l,l]运算单元之列控制p端及列控制q端连接逻辑0.而该[m,m]阵列中[i,m]运算单元之控制信号端则连接逻辑1,其中,0≦i≦m-l且l≦k≦m。23.如申请专利范围第22项所述之算术运算电路,其中,各运算单元系由一组合逻辑电路所构成。24.如申请专利范围第22项所述之算术运算电路,其中,各运算单元系包括:一第一AND闸,具有二输入,分别连接至该运算单元之C输入端及D输入端;一第二AND闸,具有二输入,分别连接至该运算单元之F输入端及列控制q端;一第三AND闸,具有二输入,分别连接至该运算单元之F '输入端及列控制p端;一XOR闸,具有四输入,分别连接至该运算单元之p输入端及该第一AND闸、该第二AND闸、该第三AND闸之输出,该XOR闸之输出系该运算单元之q输出端;以及一多工器,其控制端连接至该运算单元之控制信号端、输入端分别连接至该XOR闸之输出及该运算单元之q输入端,输出端则连接至该运算单元之p输出端。25.一种可执行AB、AB2运算之算术运算电路,其中,该有限场对应一质多项式F及其衍生多项式F',分别以标准基底表示成[f0,f1,...,fm-l]信号及[f0',f '1,...,f 'm-l]信号,该有限场元素C、D分别以标准基底表示成[c0,c1,...,cm-l]信号及[d0,d1,...,dm-l]信号,其中,f'i=0,该计算器系进行CD运算、f'i=fm-lfi+fi-l(l≦i≦m-l)且f'0=fM-lf0,该计算器则进行CD2运算,该计算器可扩展成一通用性计算器,藉以适于所有m≦M之有限场运算,其中,m、M为正整数,该通用性计算器系包括:[M,M]阵列之运算单元,各具有一C输入端、一D输入端、一F输入端、一F'输入端、一列控制p端、一列控制q端、一p输入端、一q输入端、一carry1输入端、一carry2输入端、一carry1输出端、一carry2输出端、一m输入端、一p输出端、一q输出端及一控制信号端,其中,[i,k]运算单元之C输入端连接该ci信号、D输入端连接该dm-k信号、F输入端连接该fi信号、F'输入端连接该f'i信号、p输入端连接[i-l,k-l]运算单元之p输出端、q输入端连接[i-l,k-l]运算单元之q输出端、carry1输入端连接[i+l,k]运算单元之carry1输出端、carry2输入端连接[i+l,k]运算单元之carry2输出端、一carry2输出端、m输出端连接一决定该有限场大小之信号、列控制p端连接[i-l,k-l]运算单元之p输出端、列控制q端连接[i-l,k-l]运算单元之q输出端、p输入端连接[i-l,k-l]运算单元之p输出端,而该[i,k]运算单元之p输出端及q输出端则在该控制信号端连接逻辑0时为Cidm-k+p[m-l,k-l]fi+p[i-l,k-l],及,在该控制信号端连接逻辑1时分别为q[i-l,k]及Cidm-k+p[m-l,k-l]f'i+q[m-l,k-l]fi+q[i-l,k-l],另外,[0,k]运算单元之q输入端连接逻辑0.[i,0]运算单元及[0,k]运算单元之p输入端连接逻辑0.[M-l,l]运算单元之列控制p端及列控制q端连接逻辑0.而该[M,M]阵列中[i,M]运算单元之控制信号端则连接逻辑1,其中,0≦i≦m-l且l≦k≦m。26.如申请专利范围第25项所述之算术运算电路,其中,各运算单元系由一组合逻辑电路所构成。27.如申请专利范围第25项所述之算术运算电路,其中,各运算单元系包括:一第一多工器,其控制端连接至该运算单元决定该有限场大小之信号、输入端分别连接至该p输入端及该carry1输入端,输出端则连接至该运算单元之carry1输出端。一第二多工器,其控制端连接至该运算单元决定该有限场大小之信号、输入端分别连接至该q输入端及该carry2输入端,输出端则连接至该运算单元之carry2输出端。一第一AND闸,具有二输入,分别连接至该运算单元之C输入端及D输入端;一第二AND闸,具有二输入,分别连接至该运算单元之F'输入端及该第二多工器之输出;一第三AND闸,具有二输入,分别连接至该运算单元之F输入端及该第一多工器之输出;一XOR闸,具有四输入,分别连接至该运算单元之q输入端及该第一AND闸、该第二AND闸、该第三AND闸之输出,该XOR闸之输出系该运算单元之p输出端;以及一第三多工器,其控制端连接至该运算单元之控制信号端、输入端分别连接至该XOR闸之输出及该运算单元之p输入端,输出端则连接至该运算单元之q输出端。图式简单说明:第一图系本发明算术运算电路之架构图;第二图A系本发明算术运算电路中计算器之架构图;第二图B系第二图A计算器中[i,k]运算单元之电路图;第三图系本发明算术运算电路在m=4时之计算器电路;第四图A系本发明算术运算电路中计算器之架构图;第四图B系本发明第四图A计算器中[i,k]运算单元之电路图;第五图系本发明算术运算电路在m=3-10时之架构图;第六图系本发明之质多项式产生器电路;第七图系本发明有限场GF(2m)大小控制电路;第八图系本发明算术运算电路中处理器之架构图;第九图系本发明处理器在载入运算时之流程示意图;第十图系本发明处理器在乘法运算时之流程示意图;第十一图系本发明处理器在指数运算时之流程示意图;第十二图系本发明处理器在乘法反元素运算时之流程示意图;及第十三图系本发明算术运算电路中运算逻辑单元之电路示意图。 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