| 主权项 |
1.一种SRAM单元配置,其特征为:每一个记忆体单元包括有六个电晶体,该(六个)电晶体中第一电晶体的第一源极/汲极区域(1S/D1)是连接到第二电晶体的第一源极/汲极区域(2S/D1)以及第一电压端子,第一电晶体的第二源极/汲极区域(1S/D2)是连接到第三电晶体的第一源极/汲极区域(3S/D1)、第五电晶体的第一源极/汲极区域(5S/D1)、第二电晶体的闸极(Ga2)、以反第四电晶体的闸极(Ga4),第一电晶体的闸极(Ga1)是连接到第二电晶体的第二源极/汲极区域(2S/D2)、第四电晶体的第一源极/汲极区域(4S/D1)、第三电晶体的闸极(Ga3)、以及第六电晶体的第一源极体/汲极区域(6S/D1),第三电晶体的第二源极/汲极区域(3S/D2)是连接到第四电晶体的第二源极/汲极区域(4S/D2)以及第二电压端子,第五电晶体的第二源极/汲极区域(5S/D2)是连接到第一位元线(B1),第五电晶体的闸极(Ga5)是连接到第六电晶体的闸极(Ga6)以及一个字元线(W),第六电晶体的第二源极/汲极区域(6S/D2)是连接到第二位元线(B2),第三电晶体和第四电晶体与第一电晶体、第二电晶体、第五电晶体、和第六电晶体是互补的,六个电晶体的设计成垂直MOS电晶体,第一电晶体和第二电晶体是配置于延伸在基片(S)内之第一沟渠(G1)的第二侧壁(1F2)上,第五电晶体和第六电晶体是配置于延伸在基片(S)内且平行于第一沟渠(G1)之第二沟渠(G2)的第二侧壁(2F2)上,第三电晶体和第四电晶体是配置于延伸在基片(S)内且平行于第二沟渠(G2)之第四沟渠(G4)的第一侧壁(4F1)上,字元线(W)是沿第二沟渠(2)的第二侧壁(2F2)之方向伸展,第一导电结构(L1)是连接到第一电压端子而第二导电结构(L2)是连接到第二电压端子,第一导电结构(L1)是沿第一沟渠(G1)的方向伸展而第二导电结构(L2)是沿第四沟渠(G4)的方向伸展,第一位元线(B1)和第二位元线(B2)是相对于字元线(W)作横向的伸展且两者是互相平行的,第一电晶体的第一源极/汲极区域(1S/D1)和第二电晶体的第一源极/汲极区域(2S/D1)是连接到第一导电结构(L1),第三电晶体的第二源极/汲极区域(3S/D2)和第四电晶体的第二源极/汲极区域(4S/D2)是连接到第二导电结构(L2)。2.如申请专利范围第1项之SRAM单元配置,其中闸极或导电结构毗连着配置于基片(S)的表面(O)上方之第一沟渠(G1)、第二沟渠(G2)、和第四沟渠(G4)外侧的水平导电结构,且是经由该水平导电结构而与它们形成接触。3.如申请专利范围第2项之SRAM单元配置,其中第一沟渠(G1)和第二沟渠(G2)是配置于基片(S)上的第一位阱(Wa1)内,而第一位阱(Wa1)是搀杂了第二导电型式,第四沟渠(G4)是配置于基片(S)上的第二位阱(Wa2)内,而第二位阱(Ws2)是搀杂了与第二导电型式相反的导电型式,基片(S)内的第一导电结构(L1)毗连着第一沟渠(G1)底部且搀杂了第一导电型式,而基片(S)内的第二导电结构(L2)毗连着第四沟渠(4)底部且搀杂了第二导电型式,第一源极/汲极区域(1S/D1)和第二电晶体的第一源极/汲极区域(2S/D1)是第一导电结构(L1)的某些部分,第三电晶体的第二源极/汲极区域(3S/D2)和第四电晶体的第二源极/汲极区域(4S/D2)是第二导电结构(L2)的某些部分,第二绝缘结构(I2)的各部分是配置于水平导电结构(H1,H2,H4,H5)与基片(S)之间,第一电晶的第一闸极(Ga1)、第二电晶体的闸极(Ga2)、电三电晶体的闸极(Ga3)、第四电晶体的闸极(Ga4)、第五电晶体的闸极(Ga5)、和第六电晶体的闸极(Ga6)是设计成空间层,第一电晶体的第一闸极(Ga1)毗连着第三水平导电结构(H3),第四电晶体的闸极(Ga4)毗连着第四水平导电结构(H4),字元线(W)是设计成第二沟渠(G2)的第二侧壁(2F2)上的空间层,第五电晶体的闸极(Ga5)和第六电晶体的闸极(Ga6)是字元线(W)的某些部分,第三导电结构(L3)是设计成第二沟渠(G2)的第一侧壁(2F1)上的空间层,第三导电结构(L3)毗连着第一水平导电结构(H1)和第五水平导电结构(H5),于第一沟渠(G1)的第二侧壁(1F2)、第二沟渠(G2)的第一侧壁(2F1)、第二沟渠(G2)的第二侧壁(2F2)、及第四沟渠(G4)的第一侧壁(4F1)上提供有一个闸形介电层(Gd),第一电晶体的第二源极/汲极区域(1S/D2)和第二电晶体的第二源极/汲极(2S/D2)毗连着表面(O)及第一沟渠(G1)的第二侧壁(1F2)和第二沟渠(G2)的第一侧壁(2F1),第三电晶体的第一源极/汲极区域(3S/D1)和第四电晶体的第一源极/汲极区域(4S/D1)毗连着表面(O)及第四沟渠(G4)的第一侧壁(4F1),第五电晶体的第二源极/汲极区域(5S/D2)和第六电晶体的第二源极/汲极区域(6S/D2)毗连着表面(O)及第二沟渠(G2)的第二侧壁(2F2),第一水平导电结构(H1)是经由第三接触点(K3)而连接到第四导电结构(L4),第四导电结构(L4)是配置于第二水平导电结构(H1,H2,H4,H5)上方,第一电晶体的第二源极/汲极区域(1S/D2)是经由第二接触点(K2)而连接到第二水平导电结构(H2)以及第五导电结构(L5),第五导电结构(L5)是配置于水平导电结构(H1,H2,H4,H5)上方反第四导电结构(L4)下方,第三电晶体的第一源极/汲极区域(3S/D1)是经由第四接触点(K4)而连接到第四水平导电结构(H4)以及第五导电结构(L5),第二电晶体的第二源极/汲极区域(2S/D2)是经由第五接触点(K5)而连接到第五水平导电结构(H5)以及第六导电结构(L6),有关一个垂直于表面(O)的轴上第六导电结构(L6)的高度是对应到第五导电结构(L5)的高度,第四电晶体的第一源极/汲极区域(4S/D1)是经由第六接触点(K6)而连接到第六导电结构(L6),第五电晶体的第二源极/汲极区域(5S/D2)是经由第七接触点(K7)而连接到第一位元线(B1),而第六电晶体的第二源极/汲极区域(6S/D2)是经由第八接触点(K8)而连接到第二位元线(B2),基片(S)内搀杂了第一导电型式的第一扩散带(D1)毗连着第二沟渠(G2)的第一侧壁(2F1)、第一沟渠(G1)的第二侧壁(1F2)、和第五电晶体的第一源极/汲极区域(5S/D1),基片(S)内搀杂了第一导电型式的第二扩散带(D2)毗连着第二沟渠(G2)的第一侧壁(2F1)、第二电晶体的第二源极/汲极区域(2S/D2)、以及第六电晶体的第一源极/汲极区域(6S/D1)。4.如申请专利范围第1至3项中任一项之SRAM单元配置,其中于基片(S)内有重剂量搀杂的通路停驻区域(C)是配置于沟渠侧壁上不与闸极及扩散带相邻的各部分上,呈条状形状的第一绝缘结构(11)是平行伸展于第二沟渠(G2)与第四沟渠(G4)之间。5.如申请专利范围第1至3项中任一项之SRAM单元配置,其中沿第一位元线(B1)的相邻记忆体单元互相间是相对于一个沿第一沟渠(G1)或第四沟渠(G4)之中心线相关方向伸展的轴呈镜像对称而配置的。6.一种SRAM单元配置的制造方法,其特征为:所产生的每一个记忆体单元都包括有第一电晶体、第二电晶体、第三电晶体、第四电晶体、第五电晶体、第六电晶体,产生有字元线(W)、第一位元线(B1)、及第二位元线(B2),产生有闸极、第一源极/汲极区域、及第二源极/汲极区域,第一源极/汲极区域(1S/D2)是连接到第三电晶体的第一源极/汲极区域(3S/D1)、第五电晶体的第一源极/汲极区域(5S/D1)、第二电晶体的闸极(Ga2)、第四电晶体的闸极(Ga4),第一电晶的第一闸极(Ga1)是连接到第二电晶体的第二源极/汲极区域(2S/D2)、第四电晶体的第一源极/汲极区域(4S/D1)、第三电晶体的闸极(Ga3)、以及第六电晶体的第一源极/汲极区域(6S/D1),第三电晶体的第二源极/汲极区域(3S/D2)是连接到第四电晶体的第二源极/汲极区域(4S/D2)第二电压端子,第五电晶体的第二源极/汲极区域(5S/D2)是连接到第一位元线(B1),第五电晶体的闸极(Ga5)是连接到第六电晶体的闸极(Ga6)和字元线(W),第六电晶体的第二源极/汲极区域(6S/D2)是连接到第二位元线(B2),第三电晶体和第四电晶体是设计成第一电晶体、第二电晶体、第五电晶体、及第六电晶体的互补电晶体,六个电晶体所形成的是垂直MOS电晶体,基本上呈互相平行伸展的第一沟渠(G1)、第二沟渠(G2)、及第四沟渠(G4)是产生于基片(S)内,于第一沟渠(G1)、第二沟渠(G2)、及第四沟渠(G4)的侧壁上提供有一个闸形介电层(Gd),形成第一电晶体和第二电晶体的方式是使得它们毗连着第一沟渠(G1)的第二侧壁(1F2),形成第五电晶体和第六电晶体的方式是使得它们毗连着第二沟渠(G2)的第二侧壁(2F2),形成第三电晶体和第四电晶体的方式是使得它们毗连着第四沟渠(G4)的第一侧壁(4F1),字元线(W)是沿第二沟渠(G2)的第二侧壁(2F2)而形成的,连接到第一电压端子的第一导电结构(L1)是沿第一沟渠(G1)而形成的,连接到第二电压端子的第二导电结构(L2)是沿第四沟渠(G4)而形成的,第一位元线(B),及平行于第一位元线(B1)的第二位元线(B2)是相对于字元线(W)沿横轴方向而形成的,第一源极/汲极区域(1S/D1)和第二电晶体的第一源极/汲极区域(2S/D1)是连接到第一导电结构(L1),第三电晶体的第二源极/汲极区域(3S/D2)和第四电晶体的第二源极/汲极区域(4/D2)是连接到第二导电结构(L2)。7.如申请专利范围第6项之方法,其中为了与闸极或导电结构形成接触而将水平导电结构产生于基片(S)中表面(O)上方之第一沟渠(G1)、第二沟渠(G2)、及第四沟渠(G4)的外侧,其方式是每一个水平导电结构都毗连着一个闸极及/或导电结构。8.如申请专利范围第7项之方法,其中第一电晶体的第二源极/汲极区域(1S/D2)、第二电晶体的第二源极/汲极区域(2S/D2)、第五电晶体的第二源极/汲极区域(5S/D2)、第六电晶体的第二源极/汲极区域(6S/D2)、第三电晶体的第一源极/汲极区域(3S/D1)、及第四电晶体的第一源极/汲极区域(4S/D1)是利用植入法产生在表面(O)上,接着产生第一沟渠(G1)、第二沟渠(G2)、及第四沟渠(G4),产生第一电晶体的第二源极/汲极区域(1S/D2)、第二电晶体的第二源极/汲极区域(2S/D2)、第五电晶体的第二源极/汲极区域(5S/D2)、第六电晶体的第二源极/汲极区域(6S/D2)、第三电晶体的第一源极/汲极区域(3S/D1)、第四电晶体的第一源极/汲极区域(4S/D1)、第一沟渠(G1)、第二沟渠(2)、及第四沟渠(G4)的方式,是使得第一电晶体的第二源极/汲极区域(1S/D2)和第二电晶体的第二源极/汲极区域(2S/D2)毗连着第一沟渠(G1)的第一侧壁(1F2)和第二沟渠(G2)和第一侧壁(2F1),使得第五电晶体的第二源极/汲极区域(5S/D2)和第六电晶体的第二源极/汲极区域(6S/D2)毗连着第二沟渠(G2)的第二侧壁(2F2),使得第三电晶体的第一源极/汲极区域(3S/D1)和第四电晶体的第一源极/汲极区域(4S/D1)毗连着第四沟渠(G4)的第一侧壁(4F1),是利用倾斜植入法产生第一扩散带(D1),其方式是使之于基片(S)内第二沟渠(G2)的第一侧壁(2F1)上毗连着第一电晶体的第二源极/汲极区域(1S/D2),是利用倾斜植入法产生第二扩散带(D2),其方式是使之于基片(S)内第二沟渠(G2)的第一侧壁(2F1)上毗连着第二电晶体的第二源极/汲极区域(2S/D2),搀杂有第一导电型式的第一导电结构(L1)是于基片(S)内利用植入程序产生于第一沟渠(G1)底部上,第五电晶体的第二源极/汲极区域(5S/D2)和第六电晶体的第二源极/汲极区域(6S/D2)是利用植入程序产生于第二沟渠(G2)底部上,搀杂有与第一导电型式相反之第二导电型式的第二导电结构(L2)是利用植入程序产生于第四沟渠(G4)底部上,实行了导电材料的淀积、逆蚀刻、以及加覆罩的蚀刻程序以便于第二沟渠(G2)的第二侧壁(2F2)上产生字元线(W),于第一沟渠(G1)的第二侧壁(1F2)上产生第二电晶体的闸极(Ga2),于第二沟渠(G2)的第一侧壁(2F1)上产生第三导电结构(L3),于第四沟渠(G4)的第一侧壁(4F1)上产生第三电晶体的闸极(Ga3)和第四电晶体的闸极(Ga4),将绝缘材料淀积于表面(O)上而产生第二绝缘结构(I2),第一水平导电结构(H1)、第二水平导电结构(H2)、第四水平导电结构(H4)、及第五水平导电结构(H5)是在第十四覆罩M14的辅助下蚀刻导电材料而产生的,第三绝缘结构(13)是利用淀积并逆蚀刻绝缘材料而产生的,毗连着第一电晶的第二源极/汲极区域(1S/D2)的第二接触点(K2)、毗连着第二电晶的第二源极/汲极区域(2S/D2)的第五接触点(K5)、毗连着第三电晶的第一源极/汲极区域(3S/D1)的第四接触点(K4)、毗连着第四电晶的第一源极/汲极区域(4S/D1)的第六接触点(K6)、毗连着第二接触点(K2)和第四接触点(K4)的第五导电结构(L5)、以及毗连着第五接触点(K5)和第六接触点(K6)的第六导电结构(L6),是在第十五覆罩(M15)的辅助下蚀刻绝缘材料然后再淀积导电材料并在第十六覆罩(M16)的辅助下重组而产生的,第四绝缘结构(I4)是利用淀积并逆蚀刻绝缘材料而产生的,毗连着第一水平导电结构(H1)的第一接触点(K1)、毗连着第三水平导电结构(H3)的第三接触点(K3)、毗连着第五电晶体的第二源极/汲极区域(5S/D2)的第七接触点(K7)、毗连着第六电晶体的第二源极/汲极区域(6S/D2)的第八接触点(K8)、毗连着第一接触点(K1)和第三接触点(K3)的第四导电结构(L4)、毗连着第七接触点(K7)的第一位元线(B1)、以及毗连着第八接触点(K8)的第二位元线(B2),是在第十七覆罩(M17)的辅助下蚀刻绝缘材料然后再淀积导电材料并在第十八覆罩(M18)的辅助下重组而产生的。9.如申请专利范围第6至8项中任一项之方法,其中产生了互呈平行伸展且填允有绝缘材料的第三沟渠(G3),因而产生了第一绝缘结构(I1),形成第二沟渠(G2)和第四沟渠(G4)的方式,是使它们依平行于第三沟渠(G3)的方向伸展并使第三沟渠(G3)落在它们之间。10.如申请专利范围第6至8项中任一项之方法,其中沿第一位元线的相邻记忆体单元互相间是相对于一个沿第一沟渠(G1)或第四沟渠(G4)之中心线相关方向伸展的轴呈镜像对称而产生的。图式简单说明:第一图显示的是从基片表面围绕记忆体单元的细节。这个表面是细分为水平区域以及覆盖住水平区域的垂直区域。第二图显示的是在产生了第一绝缘结构、第一搀杂位阱、第二搀杂位阱、第四电晶体的第一源极/汲极区域、第二电晶体的第二源极/汲极区域、第一电晶体的第二源极/汲极区域、第三电晶体的第一源极/汲极区域、第五电晶体的第二源极/汲极区域、以及第六电晶体的第二源极/汲极区域之后沿第七水平区域和第八水平区域的边界线穿透基片的截面图。第三图显示的是第二图在产生了第二绝缘结构、导电层、暂时结构、第一沟渠、第二沟渠、第四沟渠、通路停驻区域、扩散带、空间层、第一导电结构、第一电晶体的第一源极/汲极区域、第二电晶体的第一源极/汲极区域、第五电晶体的第一源极/汲极区域、第六电晶体的第一源极/汲极区域、第二导电结构、第三电晶体的第二源极/汲极区域、以及第四电晶体的第二源极/汲极区域之后的截面图。第四图显示的是第三图在产生了闸形介电层、闸极、第三导电结构、以及水平导电结构之后的截面图。第五图显示的是第四图在产生了第二接触点、第四接触点、第五接触点、第六接触点、第五导电结构、第六导电结构、以及第三绝缘结构之后的截面图。第六图a显示的是第五图在产生了第四绝缘结构、第一接触点、第三接触点、第七接触点、第八接触点、第四导电结构、第一位元线、以及第二位元线之后的截面图。第六图b显示的是自一个平行于第六图a截面的截面上沿第十三水平区域和第一五水平区域的边界线观测第六图a基片的图示。第六图c显示的是自一个平行于第六图a截面的截面上沿第十二水平区域观测第六图a基片的图示。第六图d显示的是自一个垂直于第六图a截面的截面上沿第三垂直区域观测第六图a基片的图示。第七图a显示的是第一图在依于第三沟渠内填充以绝缘材料的方式产生了第一绝缘结构之后的详细图示。第七图b显示的是第七图a在第六覆罩的辅助下产生了第一沟渠、第二沟渠、以及第四沟渠之后的详细图示。第七图c显示的是来自第七图b的详细图示。其表面上加有第七覆罩。第七图d显示的是来自第七图c的详细图示。其表面上加有第八覆罩。第七图e显示的是来自第七图d的详细图示。其表面上加有第十一覆罩。第七图f显示的是来自第七图e的详细图示。其表面上加有第十三覆罩。第七图g显示的是来自第七图f的详细图示。其表面上加有第十四覆罩。第七图h显示的是来自第七图g的详细图示。其表面上加有第十六覆罩。第七图i显示的是来自第七图h的详细图示。其表面上加有第十八覆罩。 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