| 主权项 |
1.一种积体电路构造,包括:一P-型矽晶圆,且该晶圆具有上表面及下表面;一浅沟槽,具有一宽度并填满绝缘物质,且由该晶圆之下表面向上延伸一特定距离;一N型矽所构成之导电隔离护城河,由该晶圆之上表面向下延伸至该浅沟槽;数位与类比元件,建构于该晶圆之上表面,且该数位与类比电路系由该护城河分隔,达到彼此之电性隔离;以及一金属层,系覆盖该晶圆之下表面。2.如申请专利范围第1项所述之积体电路构造,其中,该沟槽之宽度约在0.1到200微米之间。3.如申请专利范围第1项所述之积体电路构造,其中,该沟槽之深度约在1到5微米之间。4.如申请专利范围第1项所述之积体电路构造,其中,该导电隔离护城河中之N型矽之电阻抗値约在0.1至10-cm之间。5.如申请专利范围第1项所述之积体电路构造,其中,该晶圆之P型矽之电阻抗値约在10至4000-cm之间。6.一种积体电路构造,包括:一P-型矽晶圆,且该晶圆具有上表面及下表面;一N型矽所组成之导电隔离护城河,系由该晶圆之上表面向下延伸至该晶圆之下表面;数位与类比电路元件,建构于该上表面,且该数位与类比电路系由该护城河而分隔,以达到彼此间之电性隔绝;以及一金属层,覆盖该晶圆之下表面。7.如申请专利范围第6项所述之积体电路构造,其中,该护城河之河宽约在0.1到200微米之间。8.如申请专利范围第6项所述之积体电路构造,其中,该晶圆之厚度约在0.5到1.5毫米之间。9.一种积体电路构造,包括:一N+型矽晶圆,具有第一上表面;一P-型磊晶矽层,系位于该第一上表面上方,且具有第二上表面;于磊晶层中之N型矽所组成的导电隔离护城河,系用于连接该第一与第二上表面;以及数位与类比电路元件,系位于该第二上表面,且该数位与类比电路系由该护城河而分隔,因此达到电性隔绝。10.如申请专利范围第9项所述之积体电路构造,其中,该晶圆之N+型矽之电阻抗値约在0.0001至0.1-cm之间。11.如申请专利范围第9项所述之积体电路构造,其中,该磊晶层中之P-型矽之电阻抗値约在100至4000-cm之间。12.如申请专利范围第9项所述之积体电路构造,其中,该护城河之河宽约在0.1到200微米之间。13.如申请专利范围第9项所述之积体电路构造,其中,该磊晶层之厚度约在0.1到50微米之间。14.一种积体电路构造,包括:一P+型矽晶圆,具有第一上表面;一N-型磊晶矽层,系位于该第一上表面上方,且具有第二上表面;于磊晶层中之N型矽所构成的导电隔离护城河,系用于连接该第一与第二上表面;以及数位与类比电路元件,系位于该第二上表面,且该数位与类比电路系由该护城河分隔,因此达到电性隔绝。15.如申请专利范围第14项所述之积体电路构造,其中,该晶圆之P+型矽之电阻抗値约在0.0001至0.1-cm之间。16.如申请专利范围第14项所述之积体电路构造,其中,该磊晶层中之N-型矽之电阻抗値约在100至4000-cm之间。17.一种单晶片元件之电性隔绝制程,包括:提供一P-型矽晶圆,且该矽晶圆具有上表面及下表面;于该晶圆之下表面形成一具有特定宽度之浅沟槽;将一介电物质填入该浅沟槽,并将之平坦化以使该沟槽刚好填满该介电物质;经由一罩幕,利用核粒子轰击该晶圆之上表面,然后对该晶圆进行回火制程,因此在所有轰击之区域发生N型掺杂,形成N型矽所构成之导电之隔绝用护城河由该晶圆之上表面向下延伸至该浅沟槽;于该晶圆之上表面形成数位与类比积体电路之组合,且该数位与类比电路系由该护域河所区隔,以达成电性隔绝;以及沈积一金属层于该晶圆之下表面。18.如申请专利范围第17项所述之制程,其中,该核粒子系为中子,且其能量约在0.025至0.1eV之间,照射剂量则为11017至51019中子/平方公分之间,且该晶圆之回火步骤更包括在700-1000℃之间加热大约30-120分钟。19.如申请专利范围第17项所述之制程,其中,该核粒子系为质子,且其能量约在5至30MeV之间,照射剂量则为71015至1.51017质子/平方公分之间,且该晶圆之回火步骤更包括在700-1000℃之间加热大约30-120分钟。20.如申请专利范围第17项所述之制程,其中,该核粒子系为氘原子核,且其能量约在5至30MeV之间,照射剂量则为71015至1.51017氘原子核/平方公分之间,且该晶圆之回火步骤更包括在700-1000℃之间加热大约30-120分钟。21.一种单晶片元件之电性隔绝制程,包括:提供一P-型矽晶圆,且该矽晶圆具有上表面及下表面;经由一罩幕,利用核粒子轰击该晶圆之上表面,然后对该晶圆进行回火制程,使得在所有轰击之区域发生N型掺杂,形成N型矽所构成之导电隔离护城河由该晶圆之上表面向下延伸至该晶圆之下表面;于该晶圆之上表面形成数位与类比积体电路之组合,且该数位与类比电路系由该护城河所区隔,以达成电性隔绝;以及沈积一金属层使覆盖于该晶圆之下表面。22.如申请专利范围第21项所述之制程,其中,该护城河之河宽系介于0.1-200微米之间。23.一种单晶片元件之电性隔绝制程,包括:提供一N+型矽晶圆,且该矽晶圆具有一第一上表面;于该第一上表面沈积一具有第二上表面之P-型磊晶矽层;经由一罩幕,利用核粒子轰击该第二上表面,然后对该晶圆进行回火制程,使得在所有轰击之区域发生N型掺杂,形成N型矽所构成之导电隔绝护城河系由该第二上表面向下延伸至该第一上表面;以及于该第二上表面形成数位与类比积体电路之组合,且该数位与类比电路系由该护城河所区隔,达到电性隔绝。24.如申请专利范围第23项所述之制程,其中,该罩幕系为硬式金属光罩或是独立分离的金属薄片罩幕。25.如申请专利范围第23项所述之制程,其中,该磊晶层所沈积之厚度系在0.1-50微米之间。26.一种单晶片元件之电性隔绝制程,包括:提供一P+型矽晶圆,且该矽晶圆具有一第一上表面;于该第一上表面沈积一具有第二上表面之N-型磊晶矽层;经由一罩幕,利用核粒子轰击该第二上表面,然后对该晶圆进行回火制程,使得该被轰击的区域发生N型掺杂,形成由N型矽所组成之导电隔绝护城河由该第二上表面向下延伸至该第一上表面;以及于该第二上表面形成数位与类比积体电路之组合,且该数位与类比电路系由该护城河所区隔,达到电性隔绝。图式简单说明:第一图为矽晶圆的一部份之平面图,显示其为了置放不同的电路而被分成数个彼此间电性隔绝的区域的情形;第二图与第三图系指本发明的两个实施例,显示该绝缘用护城河系穿过晶圆的整体厚度;以及第四图与第五图系指本发明的其他两个实施例,其中,元件系形成于磊晶层中。 |
