| 主权项 |
1.一种具有一最低性能系数之金属氧化物半导体(MOS)闸控的半导体装置,该装置包含:一单晶矽晶粒,具有一本体区及一导电型上接面接收层;复数细长隔开且平行的其他导电型基极条状扩散形成于接面接收层上表面,及复数具有一种导电型之细长源极扩散于基极条状扩散内部且与基极条状扩散共同伸展而界定沿各细长基极条状扩散各边之可反相通路区;复数闸体长条其各自包含闸体氧化物长条由导电多晶矽条覆盖;复数闸体长条覆盖于间隔层对毗邻可反相通路区上方及介于其个别的基极扩散间的间隔;该等多晶矽长条各自具有宽度于约3.2微米至3.5微米之范围及间隔于约1.0至4.0微米之范围;毗邻基极扩散之间隔距离系大于约0.8微米。2.如申请专利范围第1项之装置,其中该多晶矽长条具有宽度约3.1微米及间隔为约1.5微米。3.如申请专利范围第1项之装置,其中该基极扩散具有深度约1.25微米及源极扩散具有深度约0.4微米。4.如申请专利范围第2项之装置,其中该基极扩散具有深度约1.25微米及源极扩散具有深度约0.4微米。5.如申请专利范围第1项之装置,其进一步包括复数其他导电型之第二基极扩散,其系对中于个别基极扩散及其具有比较基极扩散更高浓度,且具有横向幅度系由多晶矽长条之间隔界定。6.如申请专利范围第2项之装置,其进一步包括复数其他导电型之第二基极扩散,其系对中于个别基极扩散及其具有比较基极扩散更高浓度,且具有横向幅度系由多晶矽长条之间隔界定。7.如申请专利范围第3项之装置,其进一步包括复数其他导电型之第二基极扩散,其系对中于个别基极扩散及其具有比较基极扩散更高浓度,且具有横向幅度系由多晶矽长条之间隔界定。8.一种具有一最低性能系数之金属氧化物半导体(MOS)闸控的半导体装置,该装置包含:一单晶矽晶粒,具有一本体区及一导电型上接面接收层;复数细长隔开且平行的其他导电型基极条状扩散形成于接面接收层上表面,及复数具有一种导电型之细长源极扩散于基极条状扩散内部且与基极条状扩散共同伸展而界定沿各细长基极条状扩散各边之可反相通路区;复数闸体长条其各自包含闸体氧化物长条由导电多晶矽条覆盖;复数闸体长条覆盖于间隔层对毗邻可反相通路区上方及介于其个别的基极扩散间的间隔;复数其他导电型之第二基极扩散,其系对中于个别基极扩散及其具有比较基极扩散更高浓度,且具有横向幅度系由多晶矽长条之间隔界定。9.一种制造一种MOS闸控装置之方法,包含下列步骤,形成一闸体氧化物层于一种导电类型之矽表面顶上;形成一层多晶矽层于闸体氧化物层顶上;蚀刻该多晶矽层及该下方闸体氧化物层成为复数间隔的氧化物及多晶矽长条覆盖于氧化物上;及植入且扩散复数具有其他导电类型之彼此隔开之第一基极扩散长条至矽表面,植入时系使用多晶矽长条作为阻罩;使用多晶矽长条作为阻罩植入且扩散复数源极扩散至第一基极扩散长条,且留下可反相通路区顺着第一基极扩散长条的外缘;使用多晶矽长条作为阻罩扩散第三基极扩散长条至矽表面,扩散至深度等于第一扩散深度及宽度大致等于毗邻成对多晶矽长条之相对缘间的间隔。10.如申请专利范围第9项之方法,其中该多晶矽长条具有宽度约3.4微米及间隔约1.25微米。11.如申请专利范围第9项之方法,其中该第一基极扩散具有深度约0.4微米及该第二基极扩散具有深度约1.25微米。12.如申请专利范围第10项之方法,其中该第一基极扩散具有深度约0.4微米及该第二基极扩散具有深度约1.25微米。13.如申请专利范围第9项之方法,其进一步包括形成绝缘间隔层于多晶矽长条之类型及边缘上,且蚀刻浅开口贯穿源极区中途及进入第一基极扩散;及随后沈积金属层于装置上表面上时源极区接触第一及第二汲极扩散。14.如申请专利范围第12项之方法,其进一步包括形成绝缘间隔层于多晶矽长条之类型及边缘上,且蚀刻浅开口贯穿源极区中途及进入第一基极扩散;及随后沈积金属层于装置上表面上时源极区接触第一及第二汲极扩散。15.一种直流至直流换流器电路,其包括一高频控制金属氧化物半导体场效电晶体(MOSFET)串联连结一直流源、一电感器及一直流输出,及一同步整流器MOSFET以闭路关系连结该电感器之直流输出;各该控制MOSFET及同步整流器MOSFET系以完全相同的平面平行条状拓朴学制程,但具有不同的晶粒区;同步整流器区MOSFET具有晶粒区大于控制MOSFET之晶粒区。16.如申请专利范围第15项之电路,其中对各该控制MOSFET及同步整流器MOSFET完全相同的拓朴学对各晶粒包含:一单晶矽晶粒,具有一本体区及一导电型上接面接收层;复数细长隔开且平行的其他导电型基极条状扩散形成于接面接收层上表面,及复数具有一种导电型之细长源极扩散于基极条状扩散内部且与基极条状扩散共同伸展而界定沿各细长基极条状扩散各边之可反相通路区;复数闸体长条其各自包含闸体氧化物长条由导电多晶矽条覆盖;复数闸体长条覆盖于间隔层对毗邻可反相通路区上方及介于其个别的基极扩散间的间隔;该等多晶矽长条各自具有宽度于约3.2微米至3.5微米之范围及间隔于约1.0至4.0微米之范围;毗邻基极扩散之间隔距离系大于约0.8微米。17.如申请专利范围第16项之电路,其中该多晶矽长条具有宽度约3.1微米及间隔为1.5微米。18.如申请专利范围第17项之电路,其中该基极扩散具有深度1.25微米及源极扩散具有深度约0.4微米。19.如申请专利范围第16项之电路,其进一步包括复数其他导电型之第二基极扩散,其系对中于个别基极扩散及其具有比较基极扩散更高浓度,且具有横向幅度系由多晶矽长条之间隔界定。图式简单说明:第一图为晶粒之顶视图,经历可含有本发明之构造。第二图为第一图之晶粒端末区之剖面图,于装置制造之第一阶段于第一图圈出区“A"。第三图显示于第一图示于圆圈“B"的主动区部分内部之多晶矽闸体之条形图样。第四图为第三图于形成多晶矽闸极条纹步骤后沿第三图之截线4-4所取的剖面图。第五图显示第二图于沈积多晶矽而形成端末长板后之端末区。第六图显示第四图于通路及源极区扩散后之结构。第七图显示第六图于植入高浓度深的基极后之结构。第八图为第七图于形成源极及汲极电极后之结构。第九图显示通路宽度(如此开电阻的倒数)随多晶矽线间隔之函数变化。第十图显示闸极/汲极区,如此Qg为多晶矽线间隔之函数。第十一图显示使用根据本发明制造的动力MOSFET之直流至直流换流器之电路图。第十二图显示先前技术之MOSFET带有多面体晶胞拓朴学之多晶矽布局图。 |
