侦测锁相回路电路中延迟错误的装置及方法

摘要

提供有用以侦测锁向回路电路中之延迟错误的方法及装置。一频率脉冲被施加至测试下之PLL电路作为参考时钟,及输出自PLL电路之信号的波形被转换成分析信号,以估计其瞬时相位。一线性相位系从所估计之瞬时相位来估计,并且所估计之线性相位系从所估计之瞬时相位中移除,以获得瞬时相位之波动项目。延迟错误系藉由将一时间期间,在该期间,PLL电路为振荡于某频率之状态,与一时间期间做比较来获得,在该期间,无错误PLL电路停留在振荡于某频率的状态。

主权项

1.一种锁相回路电路中之延迟错误侦测方法,包含以下步骤:施加一频率脉冲至锁相回路电路,以致使该锁相回路电路的状态转变;从该锁相回路电路输出之信号估计该信号之瞬间相位;及从该瞬时相位之波动项目测量一时间期间,在该期间该锁相回路电路停留在振荡于某频率的状态中。2.如申请专利范围第1项之延迟错误侦测方法,其中该估计瞬时相位之步骤包含下列步骤:将来自该锁相回路之输出信号的波形转变为分析信号;及估计该分析信号之瞬时相位,且其中该测量时间期间之步骤包括以下步骤:侦测延迟错误,藉由将锁相回路电路停留在振荡于某频率之状态的时间期间来与无错误之锁相回路电路在无延迟错误下停留在振荡于某频率之状态时之时间期间相比较。3.如申请专利范围第2项之延迟错误侦测方法,其中该测量时间期间之步骤为自该瞬时相位之斜率之改变部份的时间期间估计之方法。4.一种锁相回路电路中之延迟错误侦测方法,包含下列步骤:施加一频率脉冲至锁相回路电路,以致使该锁相回路电路的状态转变;从锁相回路电路之输出信号估计该信号之瞬时期间;及从该瞬时期间测量锁向回路电路振荡于某频率状态的时间期间。5.如申请专利范围第4项之延迟错误侦测方法,其中该测量时间期间之步骤为一测量从输入频率脉冲返回其原始状态的时间点直到一时间点为止的时间期间之步骤,在该时间点,来自该锁相回路电路之输出信号的瞬时期间突然改变。6.一种锁相回路电路中之延迟错误侦测装置,包含:频率脉冲施加机构,用以施加频率脉冲至测试下之锁相回路电路,作为参考时钟信号;转换机构,用以将输出自测试下之锁相回路电路的信号之波形转换为分析信号;估计机构,用以估计该分析信号之瞬时相位;及延迟时间测量机构,用以从所估计之瞬时相位的波动项目测量延迟时间。7.如申请专利范围第6项之延迟错误侦测装置,其中该转换机构为贺伯对产生器,并且更包含:用以从所估计之瞬时相位估计一线性相位,并自所估计之瞬时相位移除所估计之线性相位来获得瞬时相位之波动项目的机构。8.如申请专利范围第6项之延迟错误侦测装置,其中该延迟时间测量机构为用以侦测一延迟错误的机构,其方法为藉由将锁相路电路振荡于某频率之状态的时间期间来与无错误锁相回路电路在无延迟错误下振荡于某频率之状态的时间期间做比较。9.如申请专利范围第6项之延迟错误侦测装置,其中该延迟时间测量机构为,用以估计该瞬时相位之斜率改变部份之时间期间的机构。10.一种锁相回路电路之延迟错误侦测装置,包含:频率脉冲施加机构,用以施加一频率脉冲至测试下之锁相回路电路作为参考时钟信号;估计机构,用以从输出自锁相回路电路之信号估计该信号之瞬时期间;及延迟时间测量机构用以从所估计之瞬时期间测量时间期间。11.如申请专利范围第10项之延迟错误侦测装置,其中该延迟时间测量机构为用以测量从输入频率脉冲返回其原始状态的时间点直到一时间点为止的时间期间之机构,在该时间点来自锁相回路电路之输出信号的瞬时期间突然改变。图式简单说明:第一图为一方块图显示同步系统之一例,利用PLL电路以将时钟变形减至最小;第二图为时钟脉波之波形,解释第一图系统操作;第三图为一方块图显示相位频率侦测器中有延迟错误之PLL电路;第四图显示时钟脉波之波形,以解释第三图中PLL电路之操作;第五图为一方块图,显示在充电帮浦电路中有延迟错误之PLL电路;第六图为时钟脉波之波形图,说明第五图中PLL电路之操作;第七图为在PLL电路中之相位频率侦测之状态图;第八图为一电路图显示组合电路之一例,其中存在一固守错误;第九图为一电路图显示组合电路之一例,其中存在一延迟错误;第十图显示一观念,以说明传统延迟错误测试方法之一例;第十一图为一图形显示贺伯曲线之一例;第十二图为一方块图显示传统延迟错误测试方法之观念,用以加在PLL电路上;第十三图(a)、第十三图(b)为一图形显示一类比降频信号加至PLL电路之VCO,及相位杂音波形(t)之对应改变;第十四图(a)、第十四图(b)为一图形显示升频信号加至PLL电路之VCO,及相位噪音波形(t)之对应改变;第十五图(a)、第十五图(b)显示各波形以说明以测试下之PLL电路之相位波动波形(t),与无错误PLL电路之相位波动波形(t)加以比较,以侦出延迟错误之方法;第十六图(a)、第十六图(b)为一波形图,显示频率脉冲信号及频率脉冲之一例,PLL电路即由该脉冲使其执行状态转变;第十七图为一方块图显示本发明延迟错误侦测装置之第一实施例;第十八图为一特性图显示MOSFET之参数;第十九图为一方块图显示包含0.6um 5-V CMOS技术之PLL电路;第二十图(a)显示第十九图中之PLL电路输入至VCO之输入波形;第二十图(b)为一波形图显示第十九图中PLL电路之一内部时钟;第二十一图(a)为一波形图显示一测量结果,该结果得自第十九图中PLL电路之VCO之振荡波形之瞬时期间之测量,其方法系利用本发明之零交叉方法;第二十一图(b)为一图形显示由本发明之方法估计之相位波动波形(t);第二十二图为一方块图显示具有延迟错误之PLL电路之一例,其无法由本发明之方法所测试;第二十三图(a)显示一输入至第二十二图之PLL电路之VCO之输入波形;第二十三图(b)为一波形图显示第二十二图中之PLL电路之内部脉冲;第二十四图(a)为一波形图显示一测量结果,该结果系得自测量第二十二图中之PLL电路之VCO之振荡波形之瞬时期间而得,其方法为本发明之零交叉方法;第二十四图(b)为一图形显示由本发明之方法估计之相位波动波形(t)。第二十五图为一方块图显示一具有延迟错误之PLL电路之一例,其可由本发明之方法加以测出;第二十六图(a)显示第二十五图之PLL电路之VCO一输入波形;第二十六图(b)为一波形图显示第二十五之PLL电路之一内部时钟;第二十七图(a)为一波形图显示一测量结果,其系得自测量第二十五图中之PLL电路之VCO之振荡波形之瞬时期间而得,其方法为利用本发明之零交叉方法;第二十七图(b)为一图形显示由本发明之方法估计之相位波动波形(t);第二十八图为一方块图显示具有延迟错误之PLL电路之另一例,其可由本发明之方法加以测试;第二十九图(a)显示输入至第二十八图中之PLL电路之VCO之输入波形;第二十九图(b)为一波形图显示第二十图之PLL电路之内部时钟;第三十图(a)为一波形图显示一测量之结果,得自测量第二十八图之PLL电路之VCO振荡波形之瞬时期间,系利用本发明之零交叉方法;第三十图(b)为一图形显示本发明方法所估计之相位波动波形(t);第三十一图为一图形显示第二十五图中之PLL电路利用本发明之方法之测试而得之实验结果;第三十二图为一图形显示利用本发明之方法测试PLL电路之实验结果;第三十三图为一方块图,显示本发明延迟错误侦测装置之第二个实施例;第三十四图显示一理想时钟信号之波形图;第三十五图(a)为一时钟信号之波形图;及第三十五图(b)显示得自第三十五图(a)中所示之时钟信号,由贺伯转换而获得之波形。