| 主权项 |
1.一种时钟脉冲周期侦测电路,其特征为:并联设置动作范围各些微重垒,动作中心互异之多数迟延侦测电路,使时钟脉冲信号通过前述多数迟延侦测电路,藉识别前述时钟脉冲信号所通过之迟延侦测电路和未通过之迟延侦测电路所用之信号以侦测时钟脉冲周期。2.一种时钟脉冲周期侦测电路,其特征为具备:并联设置迟延时间互异,共通地输入时钟脉冲信号之多数迟延电路,分别输入前述多数迟延电路之输出,闩定前述时钟脉冲信号以作为闩定时序信号所用之多数闩锁电路,及分别输入前述闩锁电路之输出,将前述时钟脉冲信号所通过之迟延电路和未通过之迟延电路之界缘之资讯予以编码以作为控制信号而输出所用之多数编码器电路。3.如申请专利范围第2项之时钟脉冲周期侦测电路,其中前述多数之迟延电路动作范围系些许重叠,且动作中心互异。4.如申请专利范围第2或第3项之时钟脉冲周期侦测电路,其中前述迟延电路具备接于电源和内部节点间将输入信号之倒反信号输入闸极所用之P型电晶体;接于前述内部节点和接地之间将前述输入信号之倒反信号输入闸极并被定电流源驱动之N型电晶体;于前述内部节点和接地间并联联接多条串联联接之开和电容器,藉连接于前述开关之控制端子之电容量控制信号来决定此种施加于前述内部节点上之电容量以决定迟延时间;及将前述内部节点电位倒反后输出所用之倒反闸。5.一种时序分割电路,其特征为具备:接于电源和内部节点间,将第1,第2输入信号之NAND逻辑信号输入至闸极所用之P型电晶体;接于前述内部节点和接地间,将前述第1,第2之输入信号倒反后输入至关极,并被定电流源驱动之第1,第2N型电晶体;多条并联联接于前述内部节点和接地间之串联联接之开关和电容器,藉接于前述开关之控制端子之电容量控制信号以决定此种施加于前述内部节点之电容量,进而决定迟延时间;及将前述内部节点电位倒反后输出所用之倒反闸,三个这样之时序分割电路作成并联联接,相位不同之两个时钟脉冲中之第1时钟脉冲系作为前述第1,第2之输入信号而共通地供给至第1时序分割电路,形成前述相位不同之两个时钟脉冲之第1,第2时钟脉冲系作为第述第1,第2输入信号而分别供给至第2时序分割电路,前述相位不同之两个时钟脉冲中之前述第2时钟脉冲系作为第1,第2输入信号而共通地供给至第3时序分割电路,于前述之时序分割电路中藉来自申请专利范围第1至第4项中任一项之时钟脉冲周期侦测电路之前述控制信号以选择前述时序分割电路之前述电容量。6.如申请专利范围第5项之时序分割电路,其中在前述时序分割电路中设定前述电容量使前述第1,第2时钟脉冲输入之时序差之1/2时序被输出之范围在时间轴上系相互重叠。7.一种时钟脉冲倍增电路,其特征为:设有用于将时钟脉冲信号分类以产生多相时钟脉冲并输出之分频电路,输入前述时钟脉冲信号所用时钟脉冲周期侦测电路,用于输出前述多相时钟脉冲之输入之时序差经分割后之时序信号所用之多数时序分割电路以及将前述多数时序分割电路之输出施予多工所用之多工电路,于前述输出此倍增时钟脉冲所用之时钟脉冲倍增电路中,前述时钟脉冲周期侦测电路系由申请专利范围第1至第4项中任一项之时钟脉冲侦测电路作成。8.如申请专利范围第7项之时钟脉冲倍增电路,其中前述时序分割电路具备;接于电源和内部节点间将第1,第2输入信号之NAND逻辑信号输入至闸极所用之P型电晶体;接于前述内部节点和接地间将前述第1,第2输入信号倒反后输入至闸极并定电流源驱动之第1,第2N型电晶体,多条并联联接于前述内部节点和接地间之串联接之开关和电容器,藉接于前述开关之控制端子之电容量控制信号以决定此种施加于内部节点之电容量,进而决定迟延时间,及具备:将前述内部节点电位倒反后输出所用之倒反闸,籍来自前述时钟脉冲周期侦测电路之控制信号以决定电容量。9.如申请专利范围第2项之时钟脉冲周期侦测电路,其中前述迟延电路具备;接于电源和内部节点间将表示此输入信号之信号输入闸极所用之第1型电晶体;接于前述内部节点和接地问,将表示前述输入信号之信号之倒反信号输入闸极所用之第2型电晶体;及多条并联联接于前述内部节点和接地间之串联联接之开关及电容器;藉接于前述开关之控制端子之电容量控制信号以决定此种施加于前述内部节点之电容量进而决定迟延量,使表示内部节点电位之此种输出信号被输出。10.一种时序分割电路(补插器),其特征为:具备接于电源和内部节点间将第1,第2输入信号之逻辑形成信号输入至闸极所用之第1型电晶体;接于前述内部节点和接地间将前述第1,第2输入信号之逻辑形成信号之倒反信号输入至所用之第1,第2之第2型电晶体;多条并联联接于前述内部节点和接地间之串联联接之开关和电容器,藉接于前述开关之控制端子之电容量控制信号以决定此种施加于前述内部节点之电容量,进而决定迟延时间,输出此种表示前述内部节点电位之输出信号,三个这样之时序分割电路(补插器)系作成并联联接,相位不同之两个时钟脉冲中之第1时钟脉冲系作为前述第1,第2输入信号而共通地供给至第1时序分割电路,形成前述相位不同之两个时钟脉冲之第1,第2时钟脉冲系作为前述第1,第2输入信号而分别供给至第2时序分割电路,前述相位不同之两个时钟脉冲中之前述第2时钟脉冲系作为第1,第2输入信号而共通地供给至第3时序分割电路,于前述之时序分割电路中,藉来自申请专利范围第1至第4项中任一项之时钟脉冲周期侦测电路之前述控制信号以选择前述时序分割电路之前述电容量。图式简单说明:第一图系示出本发明之实施形态之构成。第二图系示出本发明之一个实例之构成。第三图系示出本发明之一个实例之迟延电路之构成。第四图系示出本发明之一个实例之时序分割电路之构成。第五图系示出本发明之一个实例之动作时序波形。第六图系示出本发明之一个实例之时序分割电路之时序产生情形。第七图系示出本发明之一个实例之时序分割电路之时序产生。第八图系示出本发明之一个实例之时序分割电路之电容量和迟延比率之关系。第九图系示出本发明之一个实例之动作领域。第十图系示出以往之时钟脉冲倍增电路之构成。第十一图系示出以往之同步迟延电路之构成。 |
