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<p>본 발명은 ESD 특성 저하를 방지함과 동시에 소자의 오동작을 방지하도록 한 ESD 보호 회로 및 그 제조방법에 관한 것으로서, 제 1 도전형 반도체 기판 표면내의 소정영역에 형성되는 제 2 도전형 웰과, 상기 제 2 도전형 웰 상부에 게이트 절연막을 개재하여 형성되는 제 1 게이트 전극과, 상기 제 1 게이트 전극과 일정한 간격을 갖고 반도체 기판상에 게이트 절연막을 개재하여 형성되는 제 2 게이트 전극과, 상기 제 1, 제 2 게이트 전극의 양측면에 형성되는 측벽 스페이서와, 상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 영역과, 상기 제 1, 제 2 게이트 전극 및 소오스/드레인 불순물 영역이 형성된 반도체 기판의 표면에 형성되는 금속 실리사이드막과, 상기 제 1 게이트 전극에 연결되는 접지 라인을 포함하여 이루어짐을 특징으로 한다.</p> |
