| 主权项 |
1.一种半导体记忆装置,其系包括:第一反向器,其包含第一N通道MOS(金氧半导体)电晶体与第一P通道MOS电晶体;第二反向器,其包含第二N通道MOS电晶体与第二P通道MOS电晶体,而输入端子系连接于上述第一反向器之输出端子,输出端子系连接于上述第一反向器之输入端子;第三N通道MOS电晶体,其源极系连接于上述第一反向器之输出端子,汲极系连接于第一位元线,闸极系连接于字线;第四N通道MOS电晶体,其源极系连接于上述第二反向器之输出端子,汲极系连接于第二位元线,闸极系连接于字线;而上述第一及第三N通道MOS电晶体,系形成于第一P井区,其扩散层外形以直线为主体所构成,最长的直线部分,系对于与供形成第一及第二P通道MOS电晶体之第一n井区之境界成平行,且假设设定与该境界成平行的中心线之直线时,则对于该中心线系成线对称;上述第二及第四N通道MOS电晶体,系形成于第二P井区,其扩散层外形以直线为主体所构成,最长的直线部分,系对于与供形成第一及第二P通道MOS电晶体之第一n井区之境界成平行,且假设设定与该境界成平行的中心线之直线时,则对于该中心线成线对称。2.如申请专利范围第1项之半导体记忆装置,其中用于上述第三N通道MOS电晶体的闸极之第一多晶矽布线层,与用于上述第一N通道MOS电晶体的闸极与上述第一P通道MOS电晶体的闸极之第二多晶矽布线层,系布置成平行,用于上述第四N通道MOS电晶体的闸极之第三多晶矽布线层,与用于上述第二N通道MOS电晶体的闸极与上述第二P通道MOS电晶体的闸极之第四多晶矽布线层,系布置成平行,第一及第三多晶矽布线层,系经由触点连接于构成字线之第二层金属布线层。3.如申请专利范围第1项之半导体记忆装置,其中上述第一反向器之输入端子与第二反向器之输出端子系以触点互连,上述第二反向器之输入端子与第一反向器之输出端子系以触点电互连。4.如申请专利范围第1项之半导体记忆装置,其中上述第一、第二位元线,与连接于上述第一、第二P通道MOS电晶体的源极之电源线,以及连接于上述第一、第二N通道MOS电晶体的源极之接地线,系以第三层金属布线层形成为与扩散层成平行。5.如申请专利范围第4项之半导体记忆装置,其中上述第三层金属布线层形成之第一位元线,系夹在以上述第三层金属布线层之电源线,与连接于以上述第三层金属布线层形成之第一N通道MOS电晶体的源极之接地线之间,以上述第三层金属布线层形成之第二位元线,系夹在以上述第三层金属布线层形成之电源线,与连接于以上述第三层金属布线层形成之第二N通道MOS电晶体的源极之接地线之间。6.如申请专利范围第1项之半导体记忆装置,其中上述第一、第二位元线,与连接于上述第一、第二P通道MOS电晶体的源极之电源线系以第二层金属布线层形成,字线系以第三层金属层形成,连接于上述第一、第二N通道MOS电晶体的源极之接地线系以第三层及第二层之金属布线层形成。7.如申请专利范围第1至6项中任一项之半导体记忆装置,其中记忆格系包括:上述第一反向器,上述第二反向器,上述第三N通道MOS电晶体,以及上述第四N通道MOS电晶体;上述记忆格系排列在阵列上,在阵列中及阵列之上下,对于P井区的基板之触点及对于N井区的基板之触点系布置成与字线成平行之直线。8.一种半导导记忆装置,其系包括:第一反向器,其具有第一N通道MOS电晶体与第一P通道MOS电晶体;第二反向器,其具有第二N通道MOS电晶体,与第二P通道MOS电晶体,使输入端子系连接于上述第一反向器之输出端子,使输出端子系连接于上述第一反向器之输入端子;第三N通道MOS电晶体,其源极连接于上述第一反向器之输出端子,汲极连接于第一位元线,闸极连接于字线;以及第四N通道MOS电晶体,其源极连接于上述第二反向器之输出端子,汲极连接于第二位元线,闸极连接于字线;而上述第一及第三N通道MOS电晶体系形成在第一P井区,在该第一P井区所形成之扩散层,系呈将对于与供形成上述第一及第二P通道MOS电晶体之第一n井区之境界成平行方向具有长边之长方形,向上述平行方向连接之形状;上述第二及第四N通道MOS电晶体系形成于第二P井区,在该第二P井区所形成之扩散层,系呈将对于与供形成上述第一及第二P通道MOS电晶体之第一n井区之境界成平行方向具有长达之长方形,向上述平行方向连接之形状。9.一种半导体装置,系具有:以互相以输出作为输入之第一及第二反向器,连接于第一反向器输出与第二反向器输入之连接点之第一开关,以及连接于第一反向器输入与第二反向器输出之连接点之第二开关之半导体装置;其特征为:该半导体装置具有N井区,布置在该N井区两侧之第一及第二P井区;而分别形成在上述N井区、第一及第二P井区的扩散层之平面形状为:(1)由朝上述N井区、第一及第二P井区之境界线延伸方向具有长边的单一长方形所成之形状,或(2)将朝上述N井区、第一及第二P井区之境界线延伸方向具有长边之复数个长方形,向上述境界线延伸方向组合而成之形状。10.如申请专利范围第9项之半导体装置,其中形成于上述N井区及P井区之扩散层之平面形状,系朝上述N井区、第一及第二P井区之境界线延伸方向具有长边之单一长方形。11.如申请专利范围第9项之半导体装置,其中上述P井区或形成于P井区的扩散层之平面形状为:将朝上述N井区、第一及第二P井区之境界线延伸方向具有长边且具有第一长度之短边之第一长方形,与朝上述N井区、第一及第二P井区之境界线延伸方向具有长边且具有与上述第一长度互异的第二长度之短边之第二长方形,向上述境界线延伸方向组合而成之形状。12.如申请专利范围第9至11项中任一项之半导体装置,其中:上述第一反向器以使用上述第一P井区及N井区所形成第一N通道MOS电晶体与第一P通道MOS电晶体形成;上述第二反向器以使用上述第二P井区及N井区所形成第二N通道MOS电晶体与第二P通道MOS电晶体形成;上述第一开关以形成于上述第一P井区之第三N通道MOS电晶体形成;上述第二开关以形成于上述第二P井区之第四N通道MOS电晶体形成。13.如申请专利范围第12项之半导体装置,其中上述第一及第二反向器、第一及第二开关系构成静态记忆体格,组合复数个该记忆格以构成记忆体阵列,朝上述N井区、第一及第二P井区之境界线延伸方向并行布置位元线,朝垂直于上述境界线之方向布置字线。14.如申请专利范围第13项之半导体装置,其中具有复数个记忆体阵列,在该记忆体阵列之间具有供布置对于P井区的基板之触点及对于N井区的基板之触点中至少一方之用的中间区。15.如申请专利范围第14项之半导体装置,其中在该中间区,与上述字线平行布置具有预定电位之布线,上述触点系用以电连接该布线与基板之间。16.一种半导体记忆装置,其特征为:具备复数个记忆体阵列,其系将至少由一对N井区与P井区所成记忆格布置成阵列状;该记忆格之间至少具有一中间区;上述N井区与P井区之境界至少具有一个直线部分;分别形成在上述N井区与P井区的扩散层之平面形状为:(1)具有与上述直线部分成平行的长边之长方形形状,或是,(2)将具有与上述直线部分成平行的长边之复数个长方形介以各自之短边所组合而成之形状;位元线系布置成与上述直线部分成平行,字线系布置于与上述直线部分成垂直之方向;于上述中间区,沿着与上述直线部分成垂直方向至少设置一种电源布线,且形成用以实行该电源布线与在上述N井区或P井区所形成扩散层间之电气接触之布线。图式简单说明:第一图系本发明之第1实施例之SRAM格中用以连接MOS电晶体与MOS电晶体之间、MOS电晶体与金属布线层之间的触点之布局图。第二图系本发明之第1实施例之SRAM格中用以连接多层金属布线与金属布线间的通孔之布局图。第三图系本发明之第2实施例之记忆体阵列与周边电路之布局图。第四图系本发明之第3实施例之SRAM格中用以连接MOS电晶体与MOS电晶体之间、MOS电晶体与金属布线层之间的触点之布局图。第五图系本发明之第3实施例之SRAM格中用以连接多层金属布线与金属布线间的过孔之布局图。第六图系本发明之第4实施例之SRAM格中用以连接MOS电晶体与MOS电晶体之间、MOS电晶体与金属布线层之间的触点之布局图。第七图系本发明之第4实施例之SRAM格中用以连接多层金属布线与金属布线间的通孔之布局图。第八图系本发明之第5实施例之SRAM格中用以MOS电晶体与MOS电晶体之间、MOS电晶体与金属布线层之间的触点之布局图。第九图系本发明之第5实施例之SRAM格中用以连接多层金属布线与金属布线间的通孔之布局图。第十图系本发明之第6实施例之SRAM格中用以连接MOS电晶体与MOS电晶体之间、MOS电晶体与金属布线层之间的触点之布局图。第十一图系本发明之第6实施例之SRAM格中用以连接多层金属布线与金属布线间的通孔之布局图。第十二图a-第十二图f系显示依本发明之第6实施例之半导体装置之制造工序流程剖面图。第十三图系本发明之第7实施例之SRAM格中用以连接MOS电晶体与MOS电晶体之间、MOS电晶体与金属布线层之间的触点之布局图。第十四图系本发明之第7实施例之SRAM格中用以连接多层金属布线与金属布线间的通孔之布局图。第十五图系本发明之第8实施例之SRAM格中用以连接MOS电晶体与MOS电晶体之间、MOS电晶体与金属布线层之间的触点之布局图。第十六图系本发明之第8实施例之SRAM格中用以连接多层金属布线与金属布线间的通孔之布局图。第十七图系本发明之第8实施例之半导体装置剖面图。第十八图a-第十八图f系显示依本发明第9实施例之半导体装置之制造工序流程剖面图。第十九图a-第十九图g系显示依本发明第10实施例之半导体装置之制造工序流程剖面图。 |
