| 主权项 |
1.一种同步型半导体记忆装置,系为能获取与时钟讯号同步的多种外部控制讯号,并对获取的外部讯号作出回应,是可以在多种动作状态之间进行转换的同步型半导体记忆装置,其特征为:具有记忆单元阵列、由上述记忆单元阵列读出资料且能从上述记忆单元阵列写入资料的读出写入电路、产生为了控制上述读出写入电路的内部控制讯号并提供给上述读出写入电路的控制讯号发生器;上述控制讯号发生器包括与上述时钟讯号同步的能回应上述的外部控制讯号、且产生分别表示上述多种动作状态的多种状态过渡讯号的同步电路、与上述时钟讯号非同步的能回应上述状态过渡讯号、且产生上述内部控制讯号的定时调整电路。2.如申请专利范围第1项之同步型半导体记忆装置,其中上述定时调整电路使上述状态过渡讯号的上升边和/或下降边延迟,规定上述内部控制讯号的上升边和/或下降边。3.如申请专利范围第1项之同步型半导体记忆装置,其中上述同步型半导体记忆装置还具有回应上述时钟讯号并能产生相互弥补的第1和第2时钟讯号的2相时钟脉冲发生器,在上述同步电路中,当上述第1个时钟讯号从第1逻辑水平向第2逻辑水平变化时活化上述状态过渡讯号中一个讯号,并产生上述一个状态的过渡讯号,当上述第2个时钟讯号从第1逻辑水平向第2逻辑水平变化时活化上述状态过渡讯号中另外一个讯号,不是产生上述一个状态的过渡讯号,而是产生比上述第1和第2个时钟讯号迟后半周期的上述另外一个状态过渡讯号。4.如申请专利范围第3项之同步型半导体记忆装置,其中上述定时调整电路包括回应上述1个状态过渡讯号及上述另一个状态过渡讯号并产生上述内部控制讯号的OR电路。5.如申请专利范围第3项之同步型半导体记忆装置,其中上述定时调整电路包括回应上述第1或第2时钟讯号以及上述另一个状态过渡讯号并产生上述内部控制讯号的AND电路。6.如申请专利范围第1项之同步型半导体记忆装置,其中上述同步型半导体记忆装置,是具有回应上述时钟讯号并产生相互弥补的第1和第2时钟讯号的2相时钟发生器、上述同步电路包括回应上述第2时钟讯号并闭锁上述外部控制讯号的第1闭锁电路、对上述第1闭锁电路闭锁的讯号进行解码的指令解码器、回应上述第1时钟讯号并闭锁上述指令解码器发出的讯号的第2闭锁电路、回应上述第2闭锁电路闭锁的讯号并产生上述状态过渡讯号的逻辑电路。7.如申请专利范围第1项之同步型半导体记忆装置,其中上述同步型半导体记忆装置,是具有回应上述时钟讯号并产生相互弥补的第1和第2时钟讯号的2相时钟发生器、上述同步电路包括回应上述第2时钟讯号并闭锁上述指令解码器讯号的第1闭锁电路。8.如申请专利范围第7项之同步型半导体记忆装置,其中上述指令解码器包括能接收上述外部控制讯号中一个讯号的反相器、接收上述外部控制讯号中另一个讯号的转送闸极、接收上述反相器及上述转送闸极的输出讯号的NAND电路。9.如申请专利范围第7项之同步型半导体记忆装置,其中上述记忆单元阵列分割成多个群组、上述同步电路还包括能接收和解码指定上述群组的群组位址讯号的群组解码器、回应上述第2时钟讯号并闭锁上述群组解码器讯号的第2闭锁电路、回应上述第1和第2闭锁电路闭锁的讯号并输出讯号的逻辑电路、回应上述第1时钟讯号闭锁上述逻辑电路讯号的片闭锁电路。10.如申请专利范围第9项之同步型半导体记忆装置,其中上述指令解码器包括具有多个输入节点的第1NAND电路、上述群组解码器包括具有与上述第1NAND电路的输入节点数量相同的第2NAND电路。11.如申请专利范围第1项之同步型半导体记忆装置,其中上述同步电路包括对上述外部控制讯号进行解码的第1指令解码器、回应上述第1指令解码器发出的讯号于上述时钟讯号的多个周期内能产生保持活化状态的上述状态过渡讯号中一个讯号的逻辑电路、回应上述第1逻辑电路发出的状态过渡讯号而产生使状态过渡讯号变为非活化状态的第1个重定讯号并提供给上述第1逻辑电路的第2逻辑电路、对上述外部控制讯号进行解码而产生为了使上述第1逻辑电路的状态过渡讯号变为非活化状态的第2个重定讯号的第2个指令解码器、连接于上述第1和第2逻辑电路之间且回应上述第2重定讯号使上述第1逻辑电路输出的状态过渡讯号为非活化状态的闸极电路。12.如申请专利范围第1项之同步型半导体记忆装置,其中上述同步电路包括对外部讯号进行解码的解码器、上述解码器的讯号与上述状态过渡讯号相比较的比较电路。13.如申请专利范围第1项之同步型半导体记忆装置,其中上述记忆单元阵列分割成多个群组、上述同步电路包括对指定上述群组的群组位址讯号进行解码的群组解码器、回应上述群组解码器的讯号而产生上述多个群组中显示列系动作的群组的群组列系活化讯号的群组列系活化电路、上述解码器的讯号与群组列系活化讯号相比较的比较电路、对上述外部控制讯号进行解码的预充电指令解码器、回应上述比较电路的一致讯号和上述预充电指令解码器讯号而产生为了终止上述列系动作的则系终止讯号的列系终止电路。14.一种半导体记忆装置,系为由时钟讯号和多个外部控制讯号形成多种动作状态的半导体记忆装置,其特征为:具有记忆单元阵列(12)、从上述记忆单元阵列读出资料的读出电路(14.16.18.20.22.24.)、能提供内部控制讯号控制上述读出电路的控制讯号发生器(28)。上述控制发生器(28)具有在输入根据上述外部控制讯号形成的讯号的同时,根据上述时钟讯号形成的内部时钟讯号实现控制的至少2个讯号保持部(64.68)、根据上述讯号保持部的输出形成的、产生分别显示上述多种动作状态的多种状态过渡讯号的电路(56.60)、输入上述多种状态过渡讯号、在多个上述状态过渡讯号中至少2个状态过渡讯号分别出现不同的延迟、产生上述内部控制讯号的定时调整电路(42)。15.一种半导体记忆装置,系为由时钟讯号和多个外部控制讯号形成多种动作状态的半导体记忆装置,其特征为:具有记忆单元阵列(12)、将资料写入上述记忆单元阵列的写入电路(14.16.18.20.22.26.)、能提供内部控制讯号控制上述写入电路的控制讯号发生器(28)。上述控制发生器(28)具有在输入根据上述外部控制讯号所形成讯号的同时,根据上述时钟讯号形成的内部时钟讯号实现控制的至少2个讯号保持部(64.68)、根据上述讯号保持部的输出形成的、产生分别显示上述多种动作状态的多种状态过渡讯号的电路(56.60)、输入上述多种状态过渡讯号、在多个上述状态过渡讯号中至少2个状态过渡讯号分别出现不同的延迟、产生上述内部控制讯号的定时调整电路(42)。图式简单说明:第一图根据本发明实施形态1的SDRAM的整体结构的方块图。第二图表示第一图所示的记忆单元阵列及I/O电路具体结构的电路图。第三图表示第一图和第二图所示的控制讯号发生器的具体结构的方块图。第四图表示第三图所示各个闭锁电路具体结构的电路图。第五图表示第三图所示定时调整电路具体结构的方块图。第六图表示第三图所示控制讯号发生器读出动作的定时图。第七图表示第三图所示控制讯号发生器写入动作的定时图。第八图表示本发明实施形态2控制讯号发生器的行系主要结构的电路图。第九图表示第八图所示控制讯号发生器动作的定时图。第十图表示本发明实施形态2控制讯号发生器的则系主要结构的电路图。第十一图表示第十图所示的控制讯号发生器动作的定时图。第十二图表示本发明实施形态3同步电路的具体结构的电路图。第十三图表示第十二图所示的同步电路动作的定时图。第十四图表示第十二图所示的指令解码器的具体结构的电路图。第十五图表示第十四图所示的4输入NAND电路的具体结构的电路图。第十六图表示第十二图所示的群组解码器的具体结构的电路图。第十七图表示本发明实施形态4的同步电路主要部分的实例电路图。第十八图表示本发明实施形态4的同步电路主要部分的另一个实例电路图。第十九图表示第十七图和第十八图所示的电路外部系重定讯号动作的定时图。第二十图表示第十七图和第十八图所示的电路内部系重定讯号动作的定时图。第二十一图表示本发明实施形态4的同步电路主要部分的再一个实例电路图。第二十二图表示第二十一图所示的电路动作的定时图。第二十三图表示本发明实施形态5的部分同步电路的电路图。第二十四图表示本发明实施形态5的其他部分同步电路的实例电路图。第二十五图表示第二十三图和第二十四图所示的同步电路动作的定时图。 |
